未來晶體管設計將降低對先進光刻設備的依賴，刻蝕技術正走向芯片制造舞臺的中央。

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從平面到三維的制造邏輯重構

“制造商將更專注于通過刻蝕工藝去除材料，而非延長晶圓在光刻機中的處理時間來縮小特征尺寸?！?/strong>在投資研究平臺Tegus近日披露的討論中，一位匿名英特爾總監宣布了芯片制造領域即將發生的重大技術路線轉變。

這位高管直言，隨著全環繞柵極場效應晶體管（GAAFET）和互補場效應晶體管（CFET）等新型結構的發展，高端芯片制造對ASML高數值孔徑（High NA）EUV光刻機的依賴將逐步降低。

當前，ASML的EUV光刻機（特別是High-NA EUV）被視為7nm及以下先進制程的核心設備，其通過高精度光學系統將納米級電路轉印至晶圓。例如，High-NA EUV分辨率達8nm，可將晶體管密度提升2.9倍，單臺造價超4億美元。

然而，英特爾指出，新型晶體管結構（如全環繞柵極場效應晶體管GAAFET和互補場效應晶體管CFET）正在顛覆這一邏輯。

GAAFET和CFET通過“包裹式柵極”設計，在橫向和垂直方向堆疊晶體管。這種結構使芯片密度不再單純依賴光刻機的最小特征尺寸縮小，而更依賴蝕刻工藝精準去除多余材料。

隨著物理極限逼近，新型晶體管結構開始登上歷史舞臺——

·GAAFET：使柵極全方位包裹晶體管，晶體管組平行排列，增強柵極控制能力

·CFET：將晶體管組垂直堆疊，顯著節省晶圓空間，提高集成密度

這些三維結構要求“從各個方向包裹柵極”，使得橫向去除多余材料成為關鍵工藝挑戰17。英特爾技術團隊發現，三維設計從根本上改變了芯片微縮的邏輯。

“通過垂直堆疊晶體管，我們降低了對最小特征尺寸的依賴，因為高密度集成不僅能在平面上實現，還能通過垂直堆疊達成。”這位英特爾高管解釋道。

當芯片制造從平面走向立體，技術重心也隨之轉移。光刻機在7nm及更先進節點的核心地位，正在被重新定義。

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技術突圍與供應鏈自主的雙重博弈

英特爾一面接收ASML首臺High-NA EUV設備（2023年底交付），一面提出“去光刻化”，背后暗藏深意。

經濟成本方面的壓力格外明顯，盡管ASML已向英特爾、臺積電、三星交付5臺High-NA EUV設備（計劃2025年再出貨5臺），但其商業前景面臨天價投資與回報周期較長的問題，單臺設備超4億美元的價格，迫使芯片廠評估其成本效益。英特爾技術團隊提出，可通過延長現有低數值孔徑（Low-NA）設備壽命實現同等微縮效果，規避High-NA EUV的高成本。

無獨有偶，臺積電也對這項天價技術持謹慎態度。臺積電業務開發資深副總經理張曉強公開表示：“我們尚未找到令人信服的理由使用High-NA EUV設備。A14制程的強化提升，在不使用這種設備的情況下也非常顯著?！?/strong>

全球目前僅五臺High-NA EUV正式出貨，客戶包括英特爾、臺積電和三星10。ASML計劃今年再出貨5臺，并希望未來幾年將年產量提升至20臺。公司CEO傅恪禮預期客戶將在2026-2027年準備好量產測試。

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光刻并未退場，制造進入“多極時代”

英特爾的主張不意味光刻技術淘汰，而是制造權重構的開始。

ASML方面的EUV路線圖涵蓋0.33 NA、0.55 NA及潛在超NA技術，強調設備壽命超20年，支持客戶混合使用不同光刻方案。而隨著GAA/CFET結構普及，選擇性材料去除、原子級精度沉積等蝕刻工藝成為新競爭焦點，imec-ASML聯合實驗室已驗證高NA蝕刻工藝可提升良率并減少缺陷。

業內預判，2026-2027年High-NA EUV或進入量產測試階段，但其角色將從“唯一解”變為“選項之一”，這一變化的本質是半導體產業從單一設備依賴轉向 “設計-材料-工藝”協同創新。

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編輯｜張毅

主編｜黎坤

總編輯｜吳新

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