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作者簡介：

湯之上隆先生為日本精密加工研究所所長，曾長期在日本制造業的生產第一線從事半導體研發工作，2000年獲得京都大學工學博士學位，之后一直從事和半導體行業有關的教學、研究、顧問及新聞工作者等工作，曾撰寫《日本“半導體”的失敗》、《“電機、半導體”潰敗的教訓》、《失去的制造業：日本制造業的敗北》等著作。

01

Rapidus不僅涉足前道工藝

還進軍后道工藝

國際半導體封裝及后道工藝技術會議“ICEP-IAAC2025”于2025年4月在日本長野縣舉辦，據報道，Rapidus在該會議的主旨演講中進行發言：

“半導體代工廠Rapidus正在加速開發最先進的封裝技術。為了在高速成長的生成式人工智能（AI）市場中，贏得GAFAM（Google，Apple，Facebook 現已更名為Meta，Amazon和 Microsoft）等大型客戶的訂單。其目標是盡早確立混合鍵合（Hybrid Bonding）和面板級封裝（Panel Level Packaging）等設計、制造與檢測的下一代技術，并將封裝納入整體制造流程，實現業內最快的短TAT（Turn Around Time，周轉時間）生產。”

半導體的制造主要分為三個階段：設計、在晶圓上制造芯片的前道工藝、以及將芯片切割并封裝的后道工藝（見圖1）。

圖1 半導體的制造流程與Rapidus的規劃

Rapidus在2022年11月宣布“將在2027年量產最先進的2納米芯片”，這一消息曾引發巨大關注。隨后，Rapidus于2025年4月在北海道千歲市的工廠建成了一條試驗性生產線，并開始生產晶圓。

然而，筆者并不認為Rapidus有能力在前道工藝中實現2納米芯片的量產。此外，筆者同樣認為，Rapidus在后道工藝領域內，以較短的TAT為GAFAM等企業的AI芯片進行封裝，是不可行的。

因此，本文將闡述Rapidus難以實現AI芯片在較短TAT封裝的依據。在此之前，需先說明一點——在當今的半導體產業中，后道工藝的封裝環節正受到比前道工藝更高的關注。

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02

后道封裝為何備受關注？

半導體中集成的是被稱為“晶體管（Transistor）”的元件。如圖2所示，當在晶體管的柵極上施加電壓時，就會導通電流（這在計算機中代表“1”）；反之不施加電壓則不會導通電流（代表“0”）。

圖2 晶體管的工作原理與為何要進行微縮化；來源：參考自高木信一（東京大學大學院）于2023年2月20日“初學者的半導體器件入門講座”（由Science & Technology主辦）的講座資料

計算機電路是由“1”和“0”構成的二進制系統，因此為了實現復雜而高性能的運算，就需要集成大量的晶體管。事實上，在當前市場中備受矚目的AI芯片——美國英偉達（NVIDIA）的圖形處理器（GPU, Graphics Processing Unit）中，大約集成了800億個晶體管。

問題在于：如果在集成大量晶體管的同時，晶體管的尺寸不縮小，那么整個芯片的面積將會急劇變大。為了解決這一問題，在集成晶體管的同時也一直在推進微縮化。

恰好，IBM的Dennard早在1974年就從物理學角度證明了晶體管尺寸越小，其運行速度就越快（這就是所謂的“Dennard縮放定律”）。因此，半導體產業一直沿著不斷微縮晶體管的方向發展。

然而，到了某一時點，即使繼續微縮晶體管，其運行速度卻未能如預期般提高（見圖3）。原因在于晶體管的集成度提升導致芯片發熱增加，而發熱又反過來限制了運行速度（比如長時間使用電腦時，其背面發熱正是由于晶體管的發熱所致）。

然而，在某一點上，即使采用了更精細的晶體管，速度也沒有預期的提高（圖 3）。原因是晶體管密度越高，芯片產生的熱量就越大，從而降低了運行速度（晶體管產生的熱量是個人電腦長時間使用后背面發熱的原因之一）。

圖3 即便單純對一個芯片進行微縮，也已無法進一步提升速度；來源：Sri Samavedam（imec）, “Future Logic Scaling: Towards Atomic Channels and Deconstructed Chips”, IEDM2020幻燈片資料

為了克服這一難題，并實現更高性能的運算能力，出現了一種稱為“Chiplet（芯粒）”的技術（也被稱為“3D IC”，即三維集成電路）。這種技術可以將多個在不同制程節點（如2nm、4nm、12nm）上制造的芯片集成到一個封裝之中，已經成為不可或缺的解決方案。

例如，圖4所示的英特爾GPU中，使用了五種不同制程節點制造的47個芯片，集成在同一個封裝內。

圖4 將大量芯片在不同晶圓和制程節點上制造后集成的Chiplet（3D IC）架構；來源：亀和田忠司，《下一代半導體封裝與組裝技術動向及市場展望》，Science & Technology主辦研討會，2024年2月6日演講資料

正因為這種3D IC時代的到來，整個半導體產業正經歷著巨大的范式轉變。以下將對這一變化的詳細背景進行進一步說明。

03

3D IC時代的范式轉變

事實上，在半導體技術領域中，一直存在類似江戶時代“士農工商”那樣的等級制度。在這種等級結構中，直到2010年前后，前道工藝中的微細加工技術，尤其是光刻（Lithography）技術，占據著最高地位。原因在于，如果不通過光刻形成光刻掩膜上的電路圖案，整個制造流程就無法推進。因此，當時甚至有人揶揄“士農工商·后道工藝”，意指后道工藝被輕視、地位低下。

然而，正如前文所述，即便在前道工藝中不斷推進晶體管的微型化，也無法實現預期的速度提升。在此背景下，開始受到矚目的便是將多個不同芯片集成在一起的后道工藝——“3D IC（三維集成電路）”技術。

其結果是，當代半導體產業中，最重要的技術重心已經從前道的微細加工，轉向后道的3D IC技術，實現了真正的范式轉變（見圖5）。這是因為，在開發3D IC時，首先需要進行的是“面向3D IC的封裝設計”。

圖5 代工廠同時涉足前道與后道的3D IC時代

一旦完成了用于3D IC的封裝設計，下一步就是決定要在其中搭載哪些半導體芯片。換句話說，即便是使用最先進微細加工技術制造的芯片，在這個階段也某種程度上淪為“部件”的存在。

而這些作為“部件”的半導體芯片，正是通過包括昔日稱霸一時的光刻技術在內的前道工藝來制造的。隨后，這些芯片會依據預先設計好的3D IC封裝結構被集成在一起。現代的3D IC正是以這種方式構建而成的。

從這種背景來看，Rapidus決定進軍3D IC領域的后道工藝，并非毫無根據。相反，從半導體產業的技術轉型角度來看，這一決策可被視為一種順應趨勢的自然舉措。

不過，需要指出的是，要實現這一布局，有若干前提條件必須滿足。而Rapidus提出的“超短TAT（周轉時間）”目標，從現實角度來看是極為困難的。究竟為何如此呢？

04

在3D IC時代

代工廠應承擔的任務是什么

在前文圖5中，展示了在3D IC時代，代工廠（即半導體晶圓代工廠）所應承擔的職責。以下將按步驟說明具體內容：

① 首先，代工廠必須提供3D IC封裝提供一個平臺。這一平臺構成了整個3D IC設計的基礎。

② 接著，代工廠需要準備各種搭載于3D IC中的半導體芯片，換句話說，這些芯片要作為“部件”被統一管理和配置。

③ 此外，代工廠不僅要自己制造各類邏輯芯片，也必須從外部采購自己無法生產的元件，例如DRAM等存儲芯片。

④ 最后，當所有必要的邏輯芯片和內存組件都齊備后，就需要按照最初的封裝設計，對3D IC進行組裝制造。

在說明完上述流程后，以下將以具體案例進一步探討：臺積電（TSMC）作為代工廠，是如何為在AI半導體市場炙手可熱的英偉達（NVIDIA）GPU進行制造的。

05

TSMC的3D IC平臺布局

目前，TSMC已經為3D IC提供了多種封裝平臺（見圖6）。首先，TSMC為英偉達的GPU等AI半導體提供名為“CoWoS（Chip on Wafer on Substrate）”的平臺。關于CoWoS的詳細內容，將在后文進一步介紹。

圖6 TSMC所提供的3D IC平臺；來源：SemiWiki, “TSMC Brings Packaging Center Stage with Silicon”，作者 Mike Gianfagna，發表于2025年4月23日

此外，TSMC也為蘋果公司（Apple）iPhone所用的處理器提供另一種封裝平臺，名為“InFO（Integrated Fan-Out）”。TSMC自2016年起，就采用InFO平臺生產用于iPhone 7的A10處理器。

近年來，TSMC又面向性能更高、規模更大的AI芯片，推出了新型平臺“SoW（System-on-Wafer）”。該平臺目前仍處于試作階段，但未來有望被谷歌、亞馬遜、微軟等公司用于其云服務中高性能計算機的芯片封裝。

臺積電還計劃提供名為“SoIC”的3D堆疊封裝平臺。將包括SoIC在內的所有3D IC封裝平臺，TSMC統一稱之為“3D Fabric”。

下面將對被用于英偉達GPU等AI芯片的封裝平臺——CoWoS進行詳細介紹。

06

用于英偉達GPU的CoWoS封裝

圖7展示了英偉達GPU所采用的CoWoS封裝的結構。首先，各類芯片分別獨立制造，例如SoC、GPU、高帶寬內存HBM，后者是由8至12層DRAM在垂直方向堆疊而成。

圖 7 顯示了英偉達?（NVIDIA?）GPU 使用的 CoWoS 封裝結構。首先，各種芯片分別制造，包括片上系統（SoC/處理器）、GPU 和高帶寬內存（HBM：High Bandwidth Memory），其中 DRAM 垂直堆疊 8-12 層。

圖7 英偉達GPU采用的CoWoS封裝結構（Chip on Wafer on Substrate）；來源：TrendForce，《CoWoS產能緊張挑戰AI芯片需求，臺灣制造商加快擴產以把握機遇》

接下來，將12英寸的硅晶圓切割為方形，并在其上安裝上述CPU、GPU和HBM。這塊方形晶圓被稱為“硅中介層（Silicon Interposer）”。將各類芯片連接于中介層上的工序稱為“CoW（Chip on Wafer）”。

隨后，再將完成CoW工序的中介層安裝在封裝基板（Substrate）上，即“CoW on Substrate”工序。將這一系列步驟統稱為“Chip on Wafer on Substrate”，也就是簡稱“CoWoS”。

這一CoWoS封裝被廣泛應用于英偉達GPU中，在其他AI芯片中也采用大致相同的結構。因此，未來如果Rapidus要設計AI芯片的封裝，其結構很可能也會與CoWoS類似。

那么，目前用于英偉達GPU的CoWoS封裝中，究竟采用了哪些工藝節點、哪些類型的芯片呢？

07

2023至2024年大熱的英偉達GPU“H100”詳解

自美國OpenAI于2022年11月30日發布ChatGPT以來，生成式AI迅速在全球普及。這些生成AI運行在配有AI芯片的AI服務器上，而作為核心AI半導體，英偉達的GPU“H100”迎來了爆炸性的需求增長。

那么，這款“H100”究竟使用了哪些制程節點制造的、什么種類的半導體芯片呢？我們將借助圖8來進行說明。

圖8 英偉達GPU“H100”的CoWoS封裝所需的各類半導體芯片；來源：WikiChip

首先，H100的核心GPU芯片是采用臺積電的4納米工藝（N4）制造的。其次，還需要由韓國SK海力士（SK hynix）等DRAM廠商生產的HBM（高帶寬內存）用DRAM芯片。此外，為了讓堆疊的DRAM能夠與GPU進行數據通信，還需要一個稱為“Base Die”的邏輯芯片，該芯片是用臺積電的12納米工藝（N12）生產的。再者，硅中介層（Silicon Interposer）上還需通過1 μm工藝制程形成布線層。

也就是說，為了利用CoWoS封裝技術制造H100，臺積電必須在自家的代工廠中，使用N4制程制造GPU芯片，使用N12制程制造Base Die，同時還需利用1μm工藝在中介層上完成布線層。由此可知，CoWoS封裝至少需要三種不同的制程節點。

更復雜的是，Base Die還需被送往DRAM廠商，由其與8到12層的DRAM芯片進行垂直堆疊和組裝，才最終形成HBM。

之后，臺積電再將這些已完成的HBM，與GPU芯片和中介層一起，整合至CoWoS封裝中。

那么，DRAM廠商要制造出這種HBM，需要多長時間呢？

08

制造HBM大約需要半年時間

圖9展示了24Gb規格的先進HBM——“HBM3e”與通用型DRAM“DDR5”的對比。

HBM3e是當前最先進的一種HBM，而DDR是“雙倍數據速率”（Double Data Rate）的簡稱，DDR5是DDR4的下一代標準，具備約兩倍的數據傳輸速度。

圖9：24Gb的HBM3e與普通DRAM（DDR5）的對比來源：Tom Hsu，《通過HBM技術熱潮展望存儲器產業發展趨勢》，2024年12月12日，TrendForce研討會幻燈片

首先在制造工藝方面，HBM3e采用的是1α或1β制程節點，而DDR5采用的是1α節點。由于1β是比1α更先進的微縮技術，因此HBM3e的制造工藝明顯比DDR5更復雜、更先進。

接著，通過比較一個12英寸晶圓可切割出的芯片總數（Gross Die），HBM3e為500-600顆，而DDR5則為750-850顆，HBM3e的數量顯著更少。這是因為HBM3e采用多層DRAM芯片垂直堆疊，并通過硅通孔（TSV, Through Silicon Via）進行連接，因此必須為大量的TSV通孔預留面積，使得單顆芯片面積大于DDR5。

此外，在將8-12層DRAM芯片與Base Die進行堆疊封裝為HBM3e的過程中，其良率僅為55-70%，低于DDR5的80-90%。而且HBM3e的制造所需晶圓數量也是DDR5的2到3倍。

正如上述所述，HBM3e不僅比DDR5要求更高的制造技術，還具有芯片面積更大、單片晶圓良率更低、所需晶圓片數更多等特點，因此其制造難度極高。換句話說，HBM3e的制造比DDR5要復雜得多、耗時更多。

然而，HBM3e的售價卻是DDR5的10倍以上。正因如此，各大DRAM廠商正在集中資源投入HBM的開發與生產，以爭奪這一高利潤市場。

同時，DDR5的生產周期（Lead Time）為3-4個月，而HBM3e則需要5-6個月，采購周期更長。也就是說，即使想要在短時間內制造出類似英偉達GPU這樣的AI芯片，HBM也會成為瓶頸，必須等待大約半年。

更雪上加霜的是，目前在先進HBM市場幾乎占據壟斷地位的SK海力士，2025年全年產能已全數售罄，市場持續處于高度供不應求的狀態。

臺積電正是在這種背景下，為AI芯片——英偉達GPU采用CoWoS封裝進行制造。那么，Rapidus能否實現“超短TAT”的AI芯片3D IC制造呢？

09

3D IC的“超短TAT”只是夢想

首先，Rapidus當前計劃在前道工藝中量產的，仍僅限于2nm工藝的芯片。然而，以英偉達H100為例，僅一個CoWoS封裝就至少需要三種不同制程節點的芯片。

那么問題來了，Rapidus將如何獲得除了2nm之外的其他制程節點的芯片？即便考慮委托其他代工廠生產，要找到愿意配合Rapidus“超短TAT”要求，并能快速交付的代工廠，現實中幾乎不可能。

更進一步說，若Rapidus想要真正開展AI芯片業務，則必須向DRAM廠商采購先進HBM。但如前所述，HBM的制造周期約需半年，加之主要供應商SK海力士2025年產能已售罄，采購更是難上加難。

綜合來看，Rapidus所謂“以超短TAT制造AI半導體用3D IC”的構想，在現階段幾乎無法實現，缺乏現實性。更何況，其前提條件——2nm芯片的量產本身也面臨巨大技術挑戰，并不容易實現。

截至目前，日本政府已向Rapidus投入超過1.7萬億日元的補貼資金。然而，Rapidus提出的2nm量產目標，以及所謂超短TAT的3D IC制造計劃，均被認為實現難度極高。為避免公共資金被浪費，Rapidus應盡早重新評估并調整其商業規劃。

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