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幾十年來(lái)，計(jì)算架構(gòu)一直依賴動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 (DRAM)作為主存儲(chǔ)器，為處理單元檢索數(shù)據(jù)和程序代碼提供臨時(shí)存儲(chǔ)空間。DRAM 技術(shù)憑借其高速運(yùn)行、高集成度、高性價(jià)比和卓越可靠性，在許多電子設(shè)備中得到了廣泛應(yīng)用。

DRAM 位單元（即存儲(chǔ)一位信息的元件）具有非常基本的結(jié)構(gòu)。它由一個(gè)電容器 (1C) 和一個(gè)集成在電容器附近的晶體管 (1T) 組成。電容器的作用是存儲(chǔ)電荷，而晶體管則用于訪問電容器，以便讀取存儲(chǔ)的電荷量或存儲(chǔ)新的電荷。1T-1C 位單元排列成包含字線和位線的陣列，字線連接到晶體管的柵極，柵極控制對(duì)電容器的訪問。通過位線感測(cè)電容器上存儲(chǔ)的電荷，可以讀取存儲(chǔ)器狀態(tài)。

多年來(lái)，存儲(chǔ)器社區(qū)通過持續(xù)的位單元密度擴(kuò)展，推出了后續(xù)幾代DRAM 技術(shù)。當(dāng)前的 DRAM 芯片屬于“10nm 級(jí)”（表示為 D1x、D1y、D1z、D1α……），其中存儲(chǔ)器單元陣列中活動(dòng)區(qū)域的半間距范圍從 19nm 到 10nm。人工智能驅(qū)動(dòng)下對(duì)性能更佳、容量更大的 DRAM 的需求，正推動(dòng)研發(fā)進(jìn)入 10nm 以后的時(shí)代。這需要電容器、存取晶體管和位單元架構(gòu)的創(chuàng)新。此類創(chuàng)新的例子包括高縱橫比柱狀電容器、從馬鞍形（基于 FinFET）存取晶體管到垂直柵極架構(gòu)的轉(zhuǎn)變，以及從 6F2到4F2單元設(shè)計(jì)的過渡（F 是給定技術(shù)節(jié)點(diǎn)的最小特征尺寸）。

平面1T-1C DRAM芯片內(nèi)部細(xì)節(jié)：外圍電路

為了實(shí)現(xiàn) DRAM 芯片的全部功能，除了存取晶體管之外，還需要幾個(gè)其他晶體管。這些額外的晶體管發(fā)揮著諸如地址譯碼器、感測(cè)放大器或輸出緩沖器等功能。它們被稱為DRAM 外圍晶體管，傳統(tǒng)上制造在 DRAM 存儲(chǔ)器陣列區(qū)域的旁邊。

圖 1 – DRAM 芯片內(nèi)部：基于 1T-1C 的 DRAM 存儲(chǔ)器陣列和 DRAM 外圍區(qū)域。

DRAM 外圍晶體管可分為三大類。第一類是常規(guī)邏輯晶體管：反復(fù)開啟和關(guān)閉的數(shù)字開關(guān)。第二類是感測(cè)放大器- 模擬類型的晶體管，可感測(cè)兩個(gè)位單元之間的電荷差異。微小的正變化被放大為高電壓（代表邏輯 1），微小的負(fù)變化被放大為零電壓（代表邏輯 0）。然后，這些邏輯值存儲(chǔ)在稱為行緩沖器的鎖存器結(jié)構(gòu)中。感測(cè)放大器通常位于靠近存儲(chǔ)器陣列的位置，占用 DRAM 芯片的很大一部分區(qū)域。第三類是行解碼器：將相對(duì)較高的偏壓（通常約為 3V）傳遞給存儲(chǔ)器元件以支持寫入操作的晶體管。

為了跟上存儲(chǔ)器陣列節(jié)點(diǎn)間改進(jìn)的步伐， DRAM 外圍設(shè)備也在面積縮減和性能提升方面不斷演進(jìn)。從長(zhǎng)遠(yuǎn)來(lái)看，我們或許可以設(shè)想出更具顛覆性的解決方案，打破傳統(tǒng)的“2D”DRAM 芯片架構(gòu)。一種方案是將 DRAM 外圍設(shè)備制造在單獨(dú)的晶圓上，然后將其與包含存儲(chǔ)器陣列的晶圓鍵合，這借鑒了 3D NAND 中引入的方法。

面向外圍晶體管優(yōu)化的單一、經(jīng)濟(jì)高效且熱穩(wěn)定的技術(shù)平臺(tái)

三組外圍晶體管各有其自身的要求。常規(guī)邏輯晶體管必須具有良好的短溝道控制、高導(dǎo)通電流(Ion )和低關(guān)斷電流(Ioff )。由于這些特性，它們與典型片上系統(tǒng) (SoC) 中的邏輯晶體管最為相似。它們還需要允許多個(gè)閾值電壓(Vth )以滿足不同的設(shè)計(jì)要求。其他兩類晶體管的特性差異較大，在典型的邏輯 SoC 中并不存在。模擬感測(cè)放大器需要良好的放大性能，這得益于低閾值電壓(Vth )。

此外，由于信號(hào)被放大，兩個(gè)相鄰感測(cè)放大器之間的失配必須盡可能低。因此，理想的感測(cè)放大器是一種具有良好模擬功能的可重復(fù)性晶體管。最后，行譯碼器是一種數(shù)字晶體管，與高級(jí)邏輯節(jié)點(diǎn)相比，它需要非常厚的柵極氧化層來(lái)承受更高的偏壓。這使得晶體管本質(zhì)上更可靠，但代價(jià)是運(yùn)行速度較慢。

圖2：制造用于DRAM外設(shè)應(yīng)用的晶體管所需的主要步驟。需要特定開發(fā)的關(guān)鍵模塊已用下劃線標(biāo)出

除了這些特定要求外，所有外圍晶體管都面臨諸多限制。其中一個(gè)關(guān)鍵問題是熱穩(wěn)定性。在當(dāng)前的 DRAM 工藝流程中，DRAM 存儲(chǔ)器陣列位于外圍，外圍晶體管在 DRAM 存儲(chǔ)器元件之前制造。因此，外圍晶體管在存儲(chǔ)電容器、存取晶體管和存儲(chǔ)器后端生產(chǎn)線的制造過程中需要經(jīng)過多次熱處理。因此，外圍晶體管必須能夠承受長(zhǎng)達(dá)數(shù)小時(shí)高達(dá) 550°C-600°C 的“DRAM 存儲(chǔ)器退火”溫度。

其次，必須保持 DRAM 芯片的成本效益，從而推動(dòng)集成選擇朝著比邏輯流程通常使用的更簡(jiǎn)單的工藝解決方案的方向發(fā)展。為了降低成本，存儲(chǔ)器行業(yè)也傾向于為各種外圍晶體管采用單一技術(shù)平臺(tái)，盡管它們的需求各不相同。此外，對(duì)低漏電和低功耗的要求也更為嚴(yán)格，這有利于多種 DRAM 用例，尤其是移動(dòng)用例。

所有這些規(guī)范的組合使得直接復(fù)制標(biāo)準(zhǔn)邏輯工藝流程變得不可能。它需要優(yōu)化特定的模塊，包括晶體管的柵極堆疊、源極/漏極結(jié)和源極/漏極金屬接觸。

最先進(jìn)的 DRAM 外圍設(shè)備：從基于 SiON 的柵極堆疊到高 k/金屬柵極

直到 2018 年，DRAM 外圍晶體管主要采用平面邏輯 MOSFET 技術(shù)制造，其柵極為多晶硅/二氧化硅 (poly-Si/SiO2 )或多晶硅/硅氧化物 (poly-Si/SiON) 柵極。為了維持 DRAM 的每比特成本趨勢(shì)線，這些技術(shù)不如用于高性能邏輯的晶體管先進(jìn)。然而，為了跟上后續(xù) DRAM 存儲(chǔ)器性能提升的步伐，外圍技術(shù)必須得到改進(jìn)。最明顯的候選方案是轉(zhuǎn)向采用高 k/金屬柵極堆疊的平面晶體管架構(gòu)——早在 2007 年，邏輯技術(shù)的量產(chǎn)就已發(fā)生轉(zhuǎn)變。

自2007年左右以來(lái)，imec與其合作伙伴積極探索與DRAM兼容的高k/金屬柵極晶體管，并向存儲(chǔ)器行業(yè)提出了多種材料和集成方案。如今，幾乎所有內(nèi)置DRAM存儲(chǔ)器的設(shè)備都采用了帶有高k/金屬柵極的平面外圍晶體管技術(shù)，imec已在該技術(shù)上領(lǐng)先超過15年。以下是對(duì)一些擬議的材料、模塊和集成方案的概述，這些方案的制造復(fù)雜性和性能水平各不相同[。

一、高k/金屬柵極集成：熱穩(wěn)定的先柵極和后柵極集成流程

imec演示的可能早期推廣的解決方案之一是基于“先柵極”集成方法，即在高溫源漏結(jié)活化退火之前沉積金屬柵極。nMOS 和 pMOS 的柵極堆疊可以通過使用不同的功函數(shù)金屬和層厚度（例如，n 型采用 TiN/Mg/TiN，p 型采用 TiN）分別進(jìn)行優(yōu)化。

關(guān)鍵參數(shù)之一是獲得一個(gè)有效功函數(shù)，該功函數(shù)對(duì)于 nMOS 來(lái)說足夠低，對(duì)于 pMOS 來(lái)說足夠高，以確保良好的 I on / I off比。研究人員通過摻雜柵極堆疊（p 和 nMOS 采用不同的摻雜劑）實(shí)現(xiàn)了這一目標(biāo)，這使得閾值電壓得以改變。摻雜材料的選擇及其集成也為改善柵極堆疊的熱穩(wěn)定性和實(shí)現(xiàn) DRAM 芯片所需的不同 V th提供了途徑。此外，通過采用比面向邏輯的解決方案更厚的柵極堆疊，滿足了 DRAM 對(duì)低柵極漏電的特定要求。

圖 3 – 平面高 k/金屬柵極外圍晶體管的先柵極集成方法中關(guān)鍵制造步驟草圖

imec還成功演示了一種熱性能改進(jìn)的后柵極集成方法，也稱為替代金屬柵極 (RMG) 流程。在后柵極流程中，會(huì)沉積一個(gè)覆蓋多晶硅的虛擬柵極，并使其保持原位，直至進(jìn)行結(jié)激活退火。之后，再用目標(biāo)金屬柵極替換虛擬多晶硅。

二、優(yōu)化源極/漏極結(jié)

源極/漏極結(jié)對(duì)于確保MOSFET晶體管的功能至關(guān)重要。它們是通過在源極/漏極區(qū)域創(chuàng)建摻雜梯度而形成的。隨著導(dǎo)電溝道長(zhǎng)度的不斷縮短，超淺結(jié)對(duì)于確保溝道良好的靜電控制至關(guān)重要。然而，對(duì)于外圍晶體管， DRAM存儲(chǔ)器退火過程中的熱處理會(huì)引發(fā)不必要的摻雜擴(kuò)散，需要更復(fù)雜的工藝流程來(lái)維持摻雜梯度。這個(gè)問題可以通過改變結(jié)注入方案來(lái)解決，例如使用預(yù)非晶化注入和結(jié)共注入。Imec展示了幾組優(yōu)化的結(jié)，適用于各種閾值電壓目標(biāo)。

三、熱穩(wěn)定的硅化物工藝

所有晶體管面臨的一個(gè)普遍挑戰(zhàn)是盡可能降低源極/漏極接觸電阻。源極/漏極接觸的形成是通過將金屬與源極/漏極區(qū)域接觸，在界面處形成肖特基勢(shì)壘。為了確保低電阻，通常采用兩種技術(shù)：(1) 對(duì)源極/漏極區(qū)域進(jìn)行重?fù)诫s；(2) 對(duì)源極/漏極區(qū)域進(jìn)行完全硅化——硅化物是通過接觸金屬與摻雜的硅發(fā)生反應(yīng)形成的。然而，傳統(tǒng)上用于邏輯器件的 Ni(Pt) 硅化物無(wú)法承受與 DRAM 相關(guān)的退火溫度。Imec 提出了一種基于 NiPt 的熱穩(wěn)定硅化物模塊，該模塊具有低接觸電阻，通過實(shí)施額外的注入和退火步驟來(lái)穩(wěn)定硅化物。

下一代：基于熱穩(wěn)定 FinFET 的外圍平臺(tái)，可提高功率、性能和面積

汽車、人工智能和機(jī)器學(xué)習(xí)等應(yīng)用對(duì) DRAM 存儲(chǔ)器的要求越來(lái)越嚴(yán)格，從而推動(dòng)了對(duì)更快、更可靠、更節(jié)能的外圍晶體管的需求。一種選擇是追溯“邏輯”的路徑，從平面高 k/金屬柵極晶體管轉(zhuǎn)向 FinFET。早在 2011 年，在研發(fā)工作清楚展示了鰭狀導(dǎo)電通道晶體管的卓越性能后，邏輯路線圖就進(jìn)行了這一轉(zhuǎn)變：改進(jìn)的 I on /I off、更好的短通道控制、在減小的占用空間下更高的驅(qū)動(dòng)電流（由于通道的有效寬度更大）和更低的功耗——同時(shí)控制成本。最重要的是，使用高層鰭片可以減少閾值電壓失配，這對(duì) DRAM 感測(cè)放大器尤其有利。

與平面版本一樣，DRAM 的特定要求不允許照搬為常規(guī)邏輯開發(fā)的 FinFET 工藝流程。為此，imec 開發(fā)了一個(gè)基于 FinFET 的熱穩(wěn)定外圍技術(shù)平臺(tái)，并集成了針對(duì) DRAM 優(yōu)化的模塊。業(yè)界已向其下一代 DRAM 產(chǎn)品提出了多種具有不同性能成本權(quán)衡的方案。

一、熱穩(wěn)定的先柵極和后柵極 FinFET 集成流程

2021 年，imec 報(bào)告了首次實(shí)驗(yàn)演示了一種用于 FinFET 的熱穩(wěn)健集成流程，該流程使用優(yōu)化的先柵極方法實(shí)現(xiàn)高 k/金屬柵極堆疊。與傳統(tǒng)的先柵極方法相比，改進(jìn)的流程為 n 型和 pMOS 實(shí)現(xiàn)了具有相同厚度和相同功函數(shù)金屬的柵極堆疊。然后將所謂的 V th移位器材料擴(kuò)散到高 k 電介質(zhì)中，以調(diào)整 n 型和 pMOS 器件的有效功函數(shù)。這種改進(jìn)的先柵極方法降低了柵極不對(duì)稱性并提高了流程的熱穩(wěn)定性。通過使用此流程，研究人員展示了相對(duì)于平面高 k/金屬柵極對(duì)應(yīng)物改進(jìn)的 I on /I off和短溝道控制。這些指標(biāo)在DRAM 專用退火后沒有下降。還開發(fā)了具有更高鰭片（高達(dá) 80 納米）的工藝，并改善了閾值電壓失配和面積增益。

圖 4 – 高 k/金屬柵極鰭片制造示例。圖中顯示了 40nm、65nm 和 ~80nm 高鰭片的 TEM 橫截面

先柵極集成方法的一個(gè)缺點(diǎn)是閾值電壓相對(duì)較高，這源于結(jié)激活期間高溫退火對(duì)柵極堆疊的影響。這個(gè)問題可以通過后柵極（或RMG）集成方法來(lái)解決，但這種方法需要額外的工藝步驟。在2022年的IEDM上，imec展示了一種熱穩(wěn)定的FinFET后柵極工藝流程。

圖 5 – 針對(duì)熱穩(wěn)定 FinFET 提出的后柵極工藝流程選擇相關(guān)工藝步驟

優(yōu)化的熱穩(wěn)定后柵極 FinFET 流程，采用 Mo 基功函數(shù)金屬用于 pMOS

后柵極流程的典型特征是 nMOS 和 pMOS 器件使用不同的功函數(shù)金屬。在 2024 年的 VLSI 大會(huì)上，imec 展示了在 pMOS 中使用新型 Mo 基功函數(shù)金屬（而非傳統(tǒng)的 TiN 基方法）所帶來(lái)的性能優(yōu)勢(shì)。新的柵極堆疊模塊已成功集成到后柵極 FinFET 流程中，并被證明具有熱穩(wěn)定性。集成了 Mo 基 p 功函數(shù)金屬的 DRAM 兼容流程為 pMOS 器件提供了足夠低的 Ioff電流和低閾值電壓 (0.12V)。FinFET 還以熱穩(wěn)定的平面高 k/金屬柵極為參考進(jìn)行了基準(zhǔn)測(cè)試，結(jié)果表明，在相同的 Si 占用空間下，Ion （在目標(biāo) Ioff 時(shí)）高出三倍。這些結(jié)果使熱穩(wěn)定的后柵極 FinFET 流程成為10nm 以下 DRAM 外圍邏輯的寶貴候選方案。

圖 6 – (左和中) 環(huán)形振蕩器上鰭片的 STEM 圖像和 (右) 柵極上的元素映射 (EDS)，顯示了 Mo 基 p 功函數(shù)金屬堆棧的 CMOS 圖案化和良好的共形性

熱穩(wěn)定的鈮基金屬觸點(diǎn)，接觸電阻低

在早期基于平面高k/金屬柵極的外圍晶體管研究中，imec的研究人員通過改善摻雜分布和添加預(yù)非晶化注入來(lái)降低源漏接觸電阻。在2024年的IEDM上，imec引入了一種不同的方法：用Nb取代pMOS器件的傳統(tǒng)Ti接觸金屬。首次展示了基于Nb的接觸模塊的熱穩(wěn)定性。此外，當(dāng)集成到后柵極FinFET平臺(tái)時(shí)，還觀察到了卓越的性能：創(chuàng)紀(jì)錄的低接觸電阻、更低的總寄生電阻以及更高的Ion。

圖 7 – DRAM 退火前后 Ti 基和 Nb 基接觸模塊（不同厚度）的接觸電阻率比較

從長(zhǎng)遠(yuǎn)來(lái)看，我們?cè)O(shè)想將出現(xiàn)更多顛覆性的概念，以延續(xù) DRAM 的微縮之路。其中之一就是在單獨(dú)的晶圓上構(gòu)建外圍電路，并使用先進(jìn)的晶圓鍵合技術(shù)將其與存儲(chǔ)器陣列集成。雖然這種方法需要額外的工藝步驟，但真正的好處是降低了對(duì)熱穩(wěn)定性的要求，因?yàn)橥鈬娐番F(xiàn)在與存儲(chǔ)器陣列分開制造。

https://www.imec-int.com/en/articles/technology-platform-thermally-stable-dram-peripheral-transistors

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