芯榜消息：

首款 2 納米級硅片助力 “Venice” 處理器

出乎意料的是，AMD 周一晚間宣布已獲得其首款 2 納米級硅片 —— 核心復合芯片 (CCD)，用于其第六代 EPYC “Venice” 處理器，預計將于明年推出。這一消息震驚了整個半導體行業，Venice CCD 作為業界首個采用臺積電 N2 制程技術流片的 HPC CPU 設計，不僅凸顯了 AMD 積極的產品路線圖，更證明了臺積電生產節點的準備就緒。

AMD 的第六代 EPYC “Venice” 預計將基于該公司的 Zen 6 微架構，并預計將于 2026 年左右推出。這款 CPU 將采用臺積電 N2（2 納米級）制程生產的 CCD。雖然 AMD 尚未討論其 EPYC “Venice” 處理器或 CCD 的細節，但該公司的新聞稿聲稱硅片已經流片并投入使用，這意味著 CCD 已成功啟動并通過了基本的功能測試和驗證。這一成果凸顯了 AMD 與臺積電之間長期的合作關系，以及雙方在臺積電迄今為止最先進的制程技術之一上共同打造芯片的努力成果。

與臺積電合作的重大意義

AMD 首席執行官蘇姿豐博士表示：“臺積電多年來一直是我們的重要合作伙伴，我們與其研發和制造團隊的深度合作，使 AMD 能夠持續提供突破高性能計算極限的領先產品。成為臺積電 N2 制程和臺積電亞利桑那 Fab 21 的領先 HPC 客戶，是我們緊密合作、推動創新并提供驅動未來計算的先進技術的典范。”

臺積電董事長兼首席執行官魏哲家博士也表示：“我們很榮幸 AMD 成為我們先進的 2 納米 (N2) 制程技術和臺積電亞利桑那晶圓廠的主要 HPC 客戶。通過合作，我們正在推動技術的顯著擴展，從而提高高性能芯片的性能、能效和良率。”

臺積電的 N2 工藝是其首個基于環柵（GAA）納米片晶體管的制程技術。該公司預計，與上一代 N3（3 納米級）相比，該制程技術將使功耗降低 24% 至 35%，或在恒壓下提高 15% 的性能，同時晶體管密度也將提升 1.15 倍。這些提升主要得益于新型晶體管和 N2 NanoFlex 設計技術協同優化框架。

另外，AMD 宣布已成功驗證了由臺積電在其位于亞利桑那州鳳凰城附近的 Fab 21 工廠生產的第五代 EPYC 處理器的硅片。這意味著該公司部分當前一代 EPYC CPU 現在可以在美國生產，再次彰顯了其對美國制造業的承諾。

芯榜

4月16日，聚焦無錫、聚焦“半導體封測”中國大會，共探行業新局！

半導體封測+芯榜+深科技+氣體圈子+半導體圈+億歐：共同舉辦！（合作加微信：105887）

「半導體封測官方：www.fengce.com.cn」