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來源：內(nèi)容 編譯自 pcwatch 。

在2025 IEEE第17屆國際存儲器研討會（IMW 2025）上，美光科技（以下簡稱“美光”）講解了最新的第九代（G9）3D NAND閃存技術(shù)，并展望了下一代第十代（G10）及之后的3D NAND閃存技術(shù)（演講編號及論文編號1.1）。我們將為您匯報此次演講的概要。

第九代（G9）3D NAND閃存每硅片的存儲容量為1Tbit，與上一代第八代（G8）產(chǎn)品相同，但存儲單元陣列的存儲密度顯著提高了40%，硅片的存儲密度提高了30%，而最大數(shù)據(jù)傳輸速度則提高了1.5倍。

第九代（G9）3D NAND閃存的有趣之處在于，字線層數(shù)為276層，僅比上一代（G8）的232層增加了19%。簡單的計算意味著存儲單元陣列的存儲密度只會增加19%。由此可見，除了層數(shù)增加之外，通過其他創(chuàng)新，存儲單元陣列的存儲密度提升了40%。

美光存儲單元陣列的存儲密度（每平方毫米的位數(shù)）從第七代（G7）的17 Gbit/平方毫米增加到第八代（G8）的25 Gbit/平方毫米，再增加到第九代（G9）的35 Gbit/平方毫米。

除了增加高度外，創(chuàng)新之處還在于水平尺寸的減小。例如，移除了虛擬柱，這使得區(qū)塊高度降低了約 14%。此外，頁面緩沖器的數(shù)量從第八代（G8）的 16 個減少到第九代（G9）的 6 個，頁面緩沖器的硅片面積也縮小到了 G8 的一半。這里就不贅述了，但還有其他創(chuàng)新。

頁緩沖器 (PB) 硅片面積（相對于 G7）及其占硅片比例的趨勢

氣隙絕緣和局部氮化膜減少相鄰電池之間的干擾

3D NAND 閃存的未來展望探討了第 10 代 (G10) 及以后的技術(shù)挑戰(zhàn)和解決方案。盡管繼續(xù)增加層數(shù)的策略保持不變，但技術(shù)挑戰(zhàn)將持續(xù)變得更加艱巨，就像攀登無限長的螺旋樓梯一樣。停下來不是一種選擇。

3D NAND閃存技術(shù)路線圖

首先，簡單的高層結(jié)構(gòu)（增加字線層數(shù)）會增加用于開孔用于存儲器通孔（通道）和支柱等的蝕刻的縱橫比（AR）。雖然已經(jīng)開發(fā)出支持高縱橫比的基本技術(shù)，例如低溫蝕刻，但我們希望以不導(dǎo)致成本增加的方式使用它們。

在第九代（G9）中，存儲單元堆棧高度超過 13 μm，由兩層（層）組成，因此簡單計算得出每層高度為 6.5 μm。如果假設(shè)存儲孔的直徑為 0.15 μm（150 nm），則縱橫比超過 43。

因此，將字線金屬和字線之間的絕緣膜減薄，以抑制高度的增加，但這會導(dǎo)致相鄰的存儲單元晶體管的上下距離更近，從而增加電干擾。

為了解決這個問題，美光公司在絕緣膜中引入了氣隙，并將覆蓋存儲器通孔整個側(cè)壁的氮化膜（將成為柵極絕緣膜的一部分）限制在單元晶體管的柵極朝向部分，從而抑制了上下相鄰單元之間的干擾。美光公司將此稱為“Confined SN”。這項技術(shù)有可能被應(yīng)用于第十代（G10）3D NAND閃存。

“Confined SN”技術(shù)可降低相鄰單元之間的干擾。左側(cè)為結(jié)構(gòu)圖。藍色部分為字線（柵極）金屬，白色部分為氣隙。黃綠色部分為絕緣膜，略深的綠色部分（垂直線）為隧道絕緣膜。右側(cè)為用電子顯微鏡觀察到的單元串橫截面圖像

通過采用“Confined SN”，編程時間比傳統(tǒng)方法縮短了10%，相鄰單元之間的耦合電容減少了約一半。存儲單元反復(fù)重寫（擦除和編程）時的存儲窗口（閾值電壓差）即使在10,000次循環(huán)后也幾乎沒有性能下降。

引入“Confined SN”技術(shù)的優(yōu)勢。左圖 (a) 顯示編程時間的減少（相對值），中圖 (b) 顯示相鄰單元之間的耦合電容（相對值），右圖 (c) 顯示由于重復(fù)重寫循環(huán)導(dǎo)致的內(nèi)存窗口變化

美光公司將在不久的將來采用晶圓鍵合技術(shù)

我們再來看看外圍電路和存儲單元陣列的幾何布局。不僅美光，各大 3D NAND 閃存制造商都在其最新一代產(chǎn)品中采用了一種名為“陣列下 CMOS（CuA）”的技術(shù)，該技術(shù)通過將存儲單元陣列布局在 CMOS 外圍電路之上來減少硅片面積。

然而CuA技術(shù)的弱點在于，存儲單元陣列的形成過程是在CMOS外圍電路制造完成后才開始的，而存儲單元陣列的高溫處理會降低CMOS外圍電路的性能。

一種解決方案是分別制造CMOS外圍電路晶圓和存儲單元陣列晶圓，然后將它們鍵合在一起。雖然這會增加晶圓鍵合的成本，但可以優(yōu)化外圍電路和存儲單元陣列的性能。

美光公司估計，隨著每一代新技術(shù)的推出，晶圓鍵合的成本將會下降，而單片制造的CuA的成本將會上升，在不久的將來，晶圓鍵合的成本將低于CuA。

CMOS外圍電路晶圓與存儲單元陣列晶圓鍵合在一起。（a）左側(cè)為結(jié)構(gòu)圖。（b）右側(cè)為單片CuA成本與晶圓鍵合成本對比。成本分別繪制了性能導(dǎo)向型產(chǎn)品、主流產(chǎn)品和注重容量擴展的產(chǎn)品。對于性能導(dǎo)向型產(chǎn)品，晶圓鍵合在早期階段具有成本優(yōu)勢

NAND閃存存儲原理從電荷捕獲到鐵電極化的變化

如上所述，字線的層數(shù)增加了，字線（柵極）金屬以及線間的絕緣膜也變得更薄。如果繼續(xù)進行這種創(chuàng)新，一個主要問題就是介質(zhì)擊穿。由于在編程和擦除過程中電極上施加了相對較高的電壓，因此介質(zhì)擊穿很可能成為一個問題。

這是增加堆疊帶來的挑戰(zhàn)和應(yīng)對措施的一個例子。通過縮短字線層之間的距離，垂直高度（堆疊高度）會降低。這增加了單元晶體管內(nèi)部發(fā)生介質(zhì)擊穿的可能性。作為應(yīng)對措施，我們將傳統(tǒng)的氮氧化物薄膜（電荷捕獲膜）替換為鐵電薄膜。反轉(zhuǎn)鐵電薄膜極化所需的電壓遠低于NAND閃存，因此介質(zhì)擊穿的風險顯著降低

一種可能的解決方案是將存儲原理從“電荷陷阱”改為“鐵電極化”。將捕獲電荷的氮氧化物薄膜改為鐵電薄膜。鐵電薄膜的極化方向與高低邏輯值相匹配。反轉(zhuǎn)鐵電薄膜極化（將極化方向改變180度）所需的電壓明顯低于NAND閃存。這消除了絕緣擊穿的風險。

未來，提升3D NAND閃存密度的“更高堆疊”原則將變得更加困難。雖然存在諸多應(yīng)對措施，但在某些情況下，這些措施本身會引發(fā)其他問題的惡性循環(huán)。機器學習/人工智能的快速發(fā)展進一步推動了對更高密度（降低單位存儲容量成本）3D NAND閃存的需求。目前，我們可能會繼續(xù)同時開發(fā)多種基礎(chǔ)技術(shù)，并進行選擇，以持續(xù)改進3D NAND閃存。

https://pc.watch.impress.co.jp/docs/column/semicon/2019325.html

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