博通配臺積電，最好的廣告。

2.5D和3D封裝技術還沒打完架，最近半導體行業又“冒出”了3.5D封裝技術。

就在昨天，博通宣布推出行業首個 3.5D F2F 封裝技術——3.5D XDSiP 平臺，該平臺將為用于富士通自研的2nm MONAKA 處理器。

富士通是日本老牌的科技IT公司，半導體也是集團業務的其中一項。雖然日本芯片這些年基本上遠離了主流市場，但在超級計算機這種專業領域，富士通一直在發力。

旗下A64FX處理器曾助力日本超級計算機"富岳"（Fugaku）登上全球超算第一的寶座。而隨著英偉達和AMD的處理器紛紛到位，富士通也需要用一款新芯片替代A64FX。

按照計劃，MONAKA 將采用3D Chiplet的設計方案，其中處理器核心die基于2nm工藝打造，據富士通透露，2nm的核心die區域僅僅占了整個芯片面積的不到30%，從而帶來極高的能效表現，只需用到風冷。同時3D眾核架構使其可以塞入雙插槽144個核心，實現極低的延遲和更高的帶寬。

這么一看，設計上的確是為了超算來做考慮 。

不過我們都知道，2nm工藝的制程難度遠超以往，從EUV光刻到材料選擇，都面臨著巨大的挑戰。

傳統的微縮方法已不再足夠支持2nm，即使強如臺積電也選擇放緩2nm量產的時間點。這時候，2nm與先進封裝雙線并進就成了推動芯片性能的“折中方案”。

先來說說博通推出的3.5D封裝，據《IT之家》報道，3.5D XDSiP 平臺可在單一封裝中集成超過 6000mm2的硅芯片和多達12個 HBM 內存堆棧，可滿足大型 AI 芯片對高性能低功耗的需求。

具體來看，博通的 3.5D XDSiP 在 2.5D 封裝之外還實現了上下兩層芯片頂部金屬層的直接連接，同時具有最小的電氣干擾和卓越的機械強度。

而這一“面對面”的連接方式相比傳統“面對背”式芯片垂直堆疊擁有 7 倍的信號密度，最大限度減少了 3D 芯片堆棧中各組件間的延遲，相較平面芯片間 PHY 接口功耗大幅降低九成，實現了更小的中介層和封裝尺寸，從而在節省成本的同時還改善了大面積封裝的翹曲問題。

其實簡單點來說，3.5D封裝技術就是將3D與2.5D兩種封裝技術再次結合起來，通過將邏輯芯片堆疊，并將它們分別粘合到其他組件共享的基板上，創造了一種新的架構，能夠縮短信號傳輸的距離，大幅提升處理速度。

當然，選擇3.5D封裝技術的目的還是通過垂直堆疊芯片元件使每個元件搭配合適的制造工藝，同時縮小中介層和封裝尺寸，從而顯著提高性能、效率和成本。這非常符合MONAKA處理器核心die區域小的特點。

值得一提的是，博通一直都是臺積電的長期客戶，基本上由博通設計的芯片最終都會送去臺積電流片。這幾年臺積電與博通的緊密合作，也吸引了許多AI 客戶，在博通與臺積電這層合作關系下，拿到芯片的成本和時間都會更小，這也讓博通的 3.5D XDSiP 平臺打一波廣告。

至于性能如何，那就是另外一回事了。

據博通介紹，其大多數“消費級 AI 客戶”已采用3.5D XDSiP 平臺技術，正在開發的 3.5D 產品已達 6 款，將于 2026 年 2 月開始生產出貨。

而從官網展示的六個 3.5D XDSiP 案例來看，目前已經有四款產品基本上已經確認面世，其中就包括MONAKA 處理器，這也非常符合臺積電2nm工藝量產的時間節點。

本文作者：jh，觀點僅代表個人，題圖源：網絡

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