失效分析(FA)是半導體制造中實現足夠良率的關鍵環節，但如今它已難以跟上更小芯片尺寸、先進封裝技術和新型電源傳輸架構發展的步伐。

所有這些技術發展都使得缺陷更難被發現，修復成本也更高，從而影響了芯片和系統的可靠性。當晶體管尺寸較大且互連線路更易于觸及時，傳統的失效分析技術，即光學故障隔離、電氣探測和基于掃描的測試，就已足夠了。但隨著制程節點縮小至2nm及以下，以及隨著小芯片、背面供電和混合鍵合等技術的逐漸興起，這些方法已不再夠用。

調試周期變長，良率學習速度變慢，制造商在診斷多芯片封裝內部深處的故障時也困難重重。隨著互連線路尺寸縮小并隱藏在封裝層之下，電氣探測和基于掃描的測試方法也變得不那么有效。

與此同時，制造成本急劇上升，因此對于采用混合鍵合等技術的高價值多芯片封裝來說，早期缺陷檢測變得至關重要，這樣才能避免將好芯片與壞芯片一起報廢。如果不改變策略，失效分析流程可能會成為半導體制程縮小進程中的瓶頸，從而推高成本，并限制行業將下一代設備推向市場的能力。

Nordson Test & Inspection計算機視覺工程經理John Hoffman表示：“制程節點尺寸正在快速縮小，引腳間距也在縮小，這讓光學檢測變得越來越困難。如果引腳間距縮小為原來的一半，檢測時間可能會增加到原來的四倍，但晶圓廠仍然希望保持相同的產量。在不成倍增加成本的情況下滿足這些需求，是我們面臨的最大挑戰之一。”

失效分析迎來升級

為更簡單的平面CMOS結構開發的失效分析技術，在目前復雜的環境中已顯得力不從心。如今，故障可能深藏于多芯片堆疊結構內部中，或隱藏在新型電源傳輸方案下，這使得故障檢測和分析變得更加困難。

缺陷的性質也在發生變化。曾經遵循可預測故障模式的缺陷機制，如今的表現也不同。例如，靜默數據錯誤是間歇性錯誤，僅在特定工作負載、電源和/或熱條件下才會引發故障。缺陷行為的這種轉變，需要失效分析策略也做出相應調整。

可測試設計(DFT)策略有助于最大限度地降低此類風險。西門子EDA Tessent高級工程總監Nilanjan Mukherjee表示：“隨著異構集成的發展勢頭強勁，確保高質量的已知良好芯片(KGD)至關重要，因為集成后丟棄封裝好的部件的成本過高。必須在芯片和封裝級別實施精心規劃的DFT策略，以有效測試和修復高速互連（包括TSV），最大限度地減少故障并提高良率。”

面向調試的設計

歷史上，失效分析在半導體設計中一直被視為次要問題。這給診斷和隔離缺陷帶來了重大障礙，尤其是在先進節點以及采用小芯片和3D-IC等復雜封裝架構的情況下。

谷歌硅失效分析工程主管Lesly Endrinal認為，行業需要超越傳統的可測試性與診斷設計（DFTD）概念，將調試明確納入設計流程。她表示：“不能再局限于‘DFTD’，而應升級為‘DFTDD’，即可測試性、診斷與調試設計。長期以來，失效分析一直是芯片設計中的事后考慮環節。但現在，隨著架構變得越來越復雜，調試難度越來越大，我們必須從一開始就嵌入診斷功能。”

先進芯片依賴內置可測試性特性，結合診斷工具來檢測和隔離故障。然而，如果缺乏強大的調試能力，工程師將無法全面表征和了解芯片內部故障的根本原因。隨著晶體管密度不斷增加，以及先進架構為傳統的故障隔離技術帶來新的障礙，這種限制正變得越發棘手。

Teradyne半導體測試技術和市場策略師Nitza Basoco表示：“僅有可測試性還不夠，還需要具備可診斷性。設計師必須在芯片投產前就考慮如何識別和分析缺陷。這意味著需要在設計過程中融入可訪問性，確保對封裝交互的可見性，并在早期階段規劃故障隔離方案。”

這將使工程師能夠規避物理失效分析固有的一些限制，更直接地采用納米探測等先進技術。此外，開發和實施新的故障模型（如單元感知和布局感知模型）可以提高缺陷定位的分辨率和準確性。但這些方法需要設計工具和失效分析工具之間進行精心的協同優化。

如果沒有適當的調試機制，有效隔離和糾正良率問題的能力將嚴重受損，這必然導致項目延遲和成本上升。DFTDD不僅僅是DFTD的升級版，而是確保未來半導體持續可靠性的基本要求。

Endrinal指出：“可測試性設計讓我們能夠檢測故障，診斷功能幫助找到故障，但調試功能使我們能夠深入分析芯片內部發生的狀況，進一步完善認知。”

在缺乏集成調試功能的情況下，失效分析團隊經常不得不依賴外部測試方法，但這些方法只能提供有限的故障機制信息。這一問題日益引起關注，尤其是在3D堆疊架構和基于小芯片的設計中，故障可能涉及多個芯片、埋入式互連以及復雜的熱/電交互作用，而傳統測試方法無法完全捕捉這些因素。

現代失效分析面臨的一大挑戰在于分析先進封裝和基于小芯片的架構中的故障。與可直接訪問掃描鏈和測試結構的單片SoC不同，小芯片依賴埋入式互連，傳統電氣測試方法無法觸及。這使得使用標準掃描技術診斷故障變得極具挑戰性，迫使制造商探索替代解決方案，例如實時嵌入式監控和原位診斷等。

這些新興挑戰凸顯了失效分析策略亟需根本性轉變。一些有前景的方法包括優先采用數據驅動分析、嵌入式診斷和人工智能驅動的缺陷檢測，以有效應對現代半導體設備的復雜性。

改進失效分析的財務影響比以往任何時候都更為顯著。隨著制造成本的飆升，在生產流程早期診斷缺陷的能力直接影響利潤率、產品上市時間和整體生產效率。行業向基于小芯片的設計、混合鍵合和超高密度互連的轉變引入了新的失效機制，這些機制通常直到生產周期的后期才被發現，導致修復成本大幅增加。

失效分析必須從被動轉向主動預防，在良率優化和工藝改進中發揮越來越重要的作用。行業需要從被動調試轉向主動缺陷檢測。這可以通過利用實時監控、深度數據分析和AI增強診斷來實現，從而在潛在問題升級為重大故障前識別和解決它們。

西門子的Mukherjee表示：“在更小的制程節點，尤其是在全環繞柵極（GAA）等新技術中，測試質量仍是最大挑戰之一。由于現有方法難以復現現場環境條件和軟件工作負載，許多缺陷會逃過制造測試。解決這一問題需要新的測試模型、更嚴格的壓力測試，以及關聯傳感器數據以預測復雜異構集成電路維護需求的能力。”

此外，諸如接觸電阻漂移和翹曲等失效機制需要越來越精確的表征。在最終組裝階段前檢測這些失效模式，對防止重大良率損失至關重要。

更為復雜的是，失效分析團隊如今必須處理呈指數級增長的測試和工藝數據量。一顆5nm芯片可包含數十億個晶體管和數千個電源/信號路由層，每片晶圓可產生數TB的數據。這種數據洪流使傳統的失效分析工作流程效率低下，成為提高良率的重大瓶頸。

為了應對這些挑戰，失效分析需要超越對傳統故障隔離工具的依賴。它必須將實時監控、嵌入式傳感器和AI驅動的分析直接集成到芯片設計中。制造商正逐漸從僅依賴最終測試階段的通過/失敗標準，轉向采用現場診斷、深度數據分析和 AI 輔助缺陷預測，以在生產流程中更早地預測和解決故障。

圖1：異常檢測機器學習流程。

圖源：proteanTecs

失效分析的未來在于數據監控

隨著半導體技術不斷發展，失效分析需要緊跟步伐。新興架構（如CFET、背面供電和先進的3D集成）無疑將帶來傳統失效分析方法難以應對的新挑戰。同時，器件的復雜度不斷增加，以及行業對更高可靠性的追求，要求向實時監控、預測性診斷和AI驅動失效分析轉型。

半導體制造商正轉向集成失效傳感器，在芯片運行期間持續監測其健康狀態。“對基于小芯片的設計，大多數I/O不會在封裝級別暴露，這使得傳統的失效分析方法極為受限，”Sever解釋道，“唯一可行的解決方案是在芯片內部嵌入‘眼睛’——實時監控互連和電源完整性，而不是依賴有限的外部訪問。”

AI和機器學習也將在未來的失效分析中發揮關鍵作用。隨著測試數據量呈指數級增長，人工失效分析已難以為繼。AI驅動的工具將幫助工程師關聯大量數據集、識別模式并在故障影響良率前進行預測。

這種AI驅動的方法對于高頻器件至關重要，因為信號完整性故障可能是間歇性的，并且難以用傳統方法隔離。高速電路工作在GHz和THz頻段，即使阻抗、串擾或電源噪聲的細微不匹配也可能引發不可預測的故障。AI驅動的失效分析工具能夠實時分析頻域數據，在故障升級為災難性問題前發出預警。

EDFAS路線圖：引領失效分析的發展

失效分析難以跟上技術快速發展的步伐。幾何尺寸不斷縮小、封裝架構日益復雜，以及背面供電和3D-IC的興起，將傳統失效分析技術推向極限。為應對這一挑戰，行業制定了電子器件失效分析協會(EDFAS)路線圖作為指導。該路線圖概述了失效分析中的關鍵挑戰，并提供了創新框架。

EDFAS路線圖承認當前方法的局限性，強調需要新的故障隔離技術、更高的自動化水平，以及設計、調試、測試和失效分析工具之間更深度的集成。它還強調了代工廠、EDA供應商和工具提供商之間協作的重要性，以確保失效分析跟上新興架構和新材料的發展步伐。

結語

失效分析正在經歷一場深刻的變革，從事后分析過程轉變為可以精確定位根本原因、優化良率和提升可靠性并控制成本的過程。隨著器件復雜性不斷增加，傳統的故障隔離技術效果漸弱，迫使制造商進行調整。失效分析策略呈現出向嵌入式實時監控、AI 驅動分析和無損成像穩步發展的趨勢。

為保持競爭優勢，半導體公司必須在開發初期就采用DFTDD原則。這需要行業內部的文化轉變，使設計、測試和失效分析團隊之間的協作成為標準流程，而不是事后考慮。

失效分析的未來將由人工智能、機器學習、無損成像和實時故障監控等新技術塑造。EDFAS路線圖強調了全行業協作對開發下一代失效分析方法方面的重要性。