（本文編譯自Semiconductor Engineering）

背面供電被稱為游戲規(guī)則的改變者，它是一項(xiàng)突破性技術(shù)，也是CMOS縮放的下一個(gè)重要推動(dòng)因素。

它有望帶來(lái)顯著的PPA改進(jìn)，包括實(shí)現(xiàn)更快的開(kāi)關(guān)速度、更低的電壓降以及減少電源噪聲。盡管晶圓極度減薄、晶圓鍵合以及前端多層工藝堆疊導(dǎo)致的光刻圖案變形，給前端工藝造成了重大干擾，但背面供電技術(shù)仍有望在2納米以下制程節(jié)點(diǎn)實(shí)現(xiàn)這些優(yōu)勢(shì)。

盡管面臨這些挑戰(zhàn)，領(lǐng)先的晶圓代工廠仍在不斷取得進(jìn)展。英特爾目前正在利用其PowerVia技術(shù)提升其18A節(jié)點(diǎn)的良率。臺(tái)積電預(yù)計(jì)將于2026年在其N16節(jié)點(diǎn)上實(shí)現(xiàn)其用于HPC應(yīng)用的Super Power Rail技術(shù)。三星正在研發(fā)背面電源傳輸網(wǎng)絡(luò)（BPDN）技術(shù)，但尚未公布具體的量產(chǎn)時(shí)間表。

背面供電技術(shù)將電源轉(zhuǎn)移到晶圓背面，只讓信號(hào)通過(guò)正面互連結(jié)構(gòu)進(jìn)行傳輸。從根本上而言，它就是將電力直接輸送到所需之處。

將供電網(wǎng)絡(luò)與數(shù)據(jù)傳輸巧妙分離，對(duì)高性能計(jì)算(HPC)設(shè)備尤其有利。背面供電解決了日益嚴(yán)重的寄生電壓(IR)降問(wèn)題，該問(wèn)題會(huì)大幅降低產(chǎn)品性能，并且會(huì)隨著工藝節(jié)點(diǎn)的推進(jìn)而愈發(fā)嚴(yán)重。通過(guò)在背面使用略粗、電阻較小的線路供電，而非低效的正面供電方式，背面供電網(wǎng)絡(luò)(BPDN)由于電壓下降更少，可將功耗降低高達(dá)30%。這樣，硅晶圓正面互連結(jié)構(gòu)就可僅用于信號(hào)互連布線，并且由于昂貴的EUV光刻步驟減少，甚至還能降低成本。

英特爾互連和內(nèi)存技術(shù)集成總監(jiān)兼副總裁Kevin Fischer表示：“直接采用背面供電具有巨大的成本效益，因?yàn)槌杀镜淖畲笥绊懸蛩厥枪饪檀螖?shù)。”

盡管如此，背面電源技術(shù)為晶圓廠帶來(lái)了全新的設(shè)備，比如用于大幅減薄硅晶圓（至小于100納米）的晶圓研磨系統(tǒng)，以及晶圓鍵合系統(tǒng)。

除了掌握這些工藝之外，背面供電還帶來(lái)了必須加以管控的全新應(yīng)力分布情況。例如，背面金屬化和硅通孔(TSV)中使用的不同材料之間的熱膨脹失配會(huì)產(chǎn)生機(jī)械應(yīng)力，從而可能影響晶體管的特性。Lam Research Semiverse Solutions 團(tuán)隊(duì)最近利用虛擬制造技術(shù)開(kāi)展了一項(xiàng)研究表明，與傳統(tǒng)的正面連接方案相比，背面直接連接方案會(huì)給環(huán)繞柵晶體管帶來(lái)顯著的額外應(yīng)力。

轉(zhuǎn)向背面供電對(duì)設(shè)計(jì)和制造都產(chǎn)生了重大影響。“一個(gè)很大的好處是，你可以釋放大量原本會(huì)被電源布線占用的布線資源，”新思科技高級(jí)產(chǎn)品經(jīng)理Jim Schultz表示，“但是，要利用好所有這些額外的信號(hào)布線資源，需要對(duì)EDA工具進(jìn)行大量調(diào)整，因?yàn)閹资陙?lái)我們一直采用一種方式來(lái)設(shè)計(jì)——試圖將電源和信號(hào)布線的效率最大化。這是一個(gè)很大的變化。”

另一方面，布線選項(xiàng)也更多了。“由于布線資源豐富，額外的自由度應(yīng)該會(huì)讓問(wèn)題更容易解決，”Schultz指出，“例如，可以通過(guò)在導(dǎo)線之間增加兩倍間距來(lái)減少交叉耦合，這有助于改善電磁性能。”

其他人也認(rèn)同這一點(diǎn)。“從設(shè)計(jì)角度來(lái)看，這確實(shí)有很大好處，”Fischer表示，“我們發(fā)現(xiàn)布線工具的易用性得到了提升，因?yàn)樗鼈冊(cè)谶\(yùn)行時(shí)不會(huì)受到電源網(wǎng)格的干擾。而且由于我們可以直接打印所有金屬層，就無(wú)需再處理通常非常復(fù)雜的間距劃分規(guī)則。”

更直接的供電方式也能提高電源利用率。“通過(guò)提高電源利用率，有源晶體管的密度可以得到更好的擴(kuò)展，”英特爾的Fischer說(shuō)道，“電源利用率取決于每個(gè)單元所能獲得的電量，這可以更有效地利用晶圓上的晶體管。與不使用背面供電相比，使用背面供電后，晶體管的利用率提高了約10%。”

背面供電方案一次性放寬了正面金屬間距的要求，這可能有助于將用低電阻金屬（如在細(xì)間距層使用釕）替代銅互連的時(shí)間推遲一兩個(gè)制程節(jié)點(diǎn)。

硅通孔制造和硅晶圓減薄

與任何顛覆性半導(dǎo)體技術(shù)一樣，要驗(yàn)證新的工藝配方、提升良率，并最終實(shí)現(xiàn)量產(chǎn)，背面供電技術(shù)仍需克服諸多挑戰(zhàn)。對(duì)于背面供電技術(shù)而言，這些挑戰(zhàn)包括：

• 硅通孔（TSV）的蝕刻和填充；

• 將器件晶圓與載體晶圓鍵合，然后進(jìn)行極度晶圓減薄；

• 精確地露出通孔；

• 將背面互連與TSV對(duì)齊，然后完成背面金屬堆疊和重分布層(RDL)。

圖1：首先制作晶體管和電源過(guò)孔（a），然后進(jìn)行多層正面金屬化和電介質(zhì)密封（b），鍵合至硅載體（c），最后進(jìn)行背面電源處理（d）。

（圖源：英特爾）

隨著先進(jìn)的背面供電方案的出現(xiàn)，這些工藝變得愈發(fā)困難，目前主要有三種背面供電方案。第一種方案稱為帶電源軌的BPDN，它本質(zhì)上是將背面電源軌上的通孔向上連接到CMOS FET，再向下連接到頂部觸點(diǎn)。該電源軌方法最初由imec于2019年開(kāi)發(fā)，它對(duì)前端器件制造流程的影響最小。

第二種方法通常稱為電源過(guò)孔，這是一種稍微復(fù)雜一些的方法，它從晶圓正面形成通孔，連接至正面的觸點(diǎn)，與電源軌方案相比，能實(shí)現(xiàn)更大的制程縮放優(yōu)勢(shì)。英特爾的PowerVia工藝流程（見(jiàn)圖 1）已經(jīng)研發(fā)了大約10年。

第三種方法是直接連接，這是實(shí)施難度最大的方案，但它也能帶來(lái)最佳的性能和制程縮放優(yōu)勢(shì)。在該方案中，背面通孔從下方直接與晶體管的源極或漏極相連，這意味著晶圓需要進(jìn)行減薄和蝕刻，直到幾乎沒(méi)有硅襯底（10納米）剩余為止。

過(guò)去幾年，Imec一直在探索直接連接方案。“我們的背面供電方案已從CFET和納米片發(fā)展到直接連接階段，”imec高級(jí)研究員、研發(fā)副總裁兼3D系統(tǒng)集成項(xiàng)目總監(jiān)Eric Beyne表示。

光刻設(shè)備補(bǔ)償這些變形的方法是在每個(gè)光罩區(qū)域進(jìn)行校正，使背面連接與硅通孔對(duì)準(zhǔn)。“在此期間，你已將晶圓鍵合到另一片晶圓上，移除了硅襯底，完成了晶圓鍵合操作，”Beyne表示，“而且，你以為晶體管會(huì)在你預(yù)期的位置，但實(shí)際情況可能并非如此，因?yàn)樗羞@些工藝步驟都會(huì)使晶圓產(chǎn)生變形。因此，你需要通過(guò)測(cè)量已知的位移來(lái)校正光刻，確定觸點(diǎn)應(yīng)該位于的位置；如果接觸點(diǎn)不在，則朝正確的方向進(jìn)行校正。令人驚訝的是，這種方法是可行的。”

其他變化

晶圓背面采用金屬層的挑戰(zhàn)之一是，芯片調(diào)試變得更加困難，因?yàn)樾酒{(diào)試通常需要通過(guò)硅片背面進(jìn)行。Fischer表示：“我們確實(shí)失去了一些能力，比如原本可以對(duì)某些東西進(jìn)行修整或者斷開(kāi)某個(gè)晶體管的連接。但工程師們很聰明。而且很多問(wèn)題的關(guān)鍵在于，背面具有高度的冗余性。所以，即使需要切除一些東西，在調(diào)試時(shí)，仍然可以確保充足的電力供應(yīng)。我們能夠?qū)⒄{(diào)試過(guò)程縮短到一天半。”

此外，背面集成方法可能會(huì)影響有源器件內(nèi)的應(yīng)力分布，從而可能改變晶體管的電氣特性。例如，背面金屬化和硅通孔引起的機(jī)械應(yīng)力會(huì)影響環(huán)繞柵晶體管(GAT)中的溝道應(yīng)變，從而直接影響載流子遷移率和驅(qū)動(dòng)電流。

“模擬這些新的應(yīng)力分布非常重要，因?yàn)閼?yīng)力在器件的x、y和z方向上是不同的。應(yīng)力管理是半導(dǎo)體器件性能的關(guān)鍵因素，尤其是在諸如環(huán)繞柵晶體管等先進(jìn)晶體管架構(gòu)中，”Lam Research半導(dǎo)體工藝和集成高級(jí)工程師Sam Sarkar表示。他強(qiáng)調(diào)了晶圓減薄和TSV形成對(duì)應(yīng)力分布和光刻對(duì)準(zhǔn)的影響。

在晶圓鍵合到載體晶圓前后，要保持晶圓平整也非常困難。“如果你有兩片平坦的晶圓，它們?cè)阪I合后就不會(huì)平整了，因?yàn)殒I合過(guò)程中會(huì)產(chǎn)生變形，”imec的Beyne表示，“鍵合設(shè)備使用了一些技巧，比如在鍵合過(guò)程中彎曲晶圓，這樣做起到一種反向作用，當(dāng)晶圓從鍵合設(shè)備中出來(lái)時(shí)，它們實(shí)際上是平整的。但是，如果你將晶圓減薄——這是必須要做的——那么這片晶圓的翹曲度就是兩片初始晶圓翹曲度的總和。所以你必須確保一開(kāi)始使用的兩片晶圓都相當(dāng)平整。起始的平整度越高，最終的結(jié)果就越好。”

除此之外，采用背面供電后，芯片產(chǎn)生的熱量不再是單向的。在傳統(tǒng)的、正面全金屬化的芯片中，熱量主要通過(guò)硅片散發(fā)到散熱器和外部。“使用背面PDN，在硅晶圓、散熱器和器件之間存在著后端線路。由于靠近器件的地方存在這些導(dǎo)熱性較差的層，因此會(huì)造成一定的熱損失。如果能設(shè)計(jì)出散熱性更好的背面層，就能彌補(bǔ)這一劣勢(shì)，”Beyne表示，“這更多的是局部熱點(diǎn)問(wèn)題，需要將熱量分散到更大的區(qū)域，以便于管理。”

結(jié)語(yǔ)

背面供電似乎有望在2nm以下邏輯器件中得到應(yīng)用，尤其是高功率、高性能器件，其中，BPDN可以在實(shí)現(xiàn)更快的開(kāi)關(guān)速度、更低的電壓降和更高的電源效率方面發(fā)揮最大的優(yōu)勢(shì)。

克服工藝上挑戰(zhàn)則需要極致晶圓減薄、晶圓鍵合、正反面互連對(duì)準(zhǔn)，以及學(xué)習(xí)如何調(diào)試先進(jìn)器件。一旦第一代背面供電網(wǎng)絡(luò)(PSN)得以實(shí)現(xiàn)，芯片制造商將面臨一項(xiàng)艱巨的任務(wù)，即將電源直接連接到晶體管源極/漏極。而這無(wú)疑會(huì)給亞納米級(jí)的制程工藝帶來(lái)一系列全新的挑戰(zhàn)。