【摘要】據(jù)知情人士透露，瑞芯微正開發(fā)一款代號為“貢嘎一號”的端側(cè)大模型算力芯片，采用Wafer on Wafer(3D堆疊)的結(jié)構(gòu)設(shè)計(jì)。

值得關(guān)注的是，該芯片帶寬相較于目前主流端側(cè)芯片帶寬指標(biāo)有明顯提升。

瑞芯微開發(fā)這一帶寬性能芯片，旨在應(yīng)對視覺、智能座艙等領(lǐng)域客戶被競爭對手蠶食的潛在風(fēng)險(xiǎn)，是其鞏固AIoT（智能物聯(lián)網(wǎng)）市場的關(guān)鍵一步。

以下為正文：

據(jù)知情人士透露，瑞芯微正開發(fā)一款代號為“貢嘎一號”的端側(cè)大模型算力芯片，采用Wafer on Wafer(3D堆疊)的結(jié)構(gòu)設(shè)計(jì)。

該產(chǎn)品最核心的亮點(diǎn)在于芯片帶寬。

據(jù)悉，該芯片可以覆蓋3B至7B范圍內(nèi)的端側(cè)大模型。

從技術(shù)上看，芯片運(yùn)行端側(cè)大模型主要取決于兩大指標(biāo)。

其中，算力決定了大模型首次計(jì)算的延遲程度，算力越大延遲往往越低，而后續(xù)的計(jì)算與輸出基于初次計(jì)算的積累，對算力及數(shù)據(jù)量要求并不高。

此時(shí)，帶寬成為決定大模型后續(xù)輸出速度的另一核心指標(biāo)。

該指標(biāo)關(guān)乎存儲(chǔ)模塊與芯片間互聯(lián)的性能，決定從DDR接口到計(jì)算單元緩存的速度。

目前，主流端側(cè)芯片帶寬多為100G，瑞芯微的帶寬有明顯提升，就該指標(biāo)來看，瑞芯微正在開發(fā)的端側(cè)芯片具有較高的市場競爭力，而具體性能表現(xiàn)，還要看后續(xù)市場應(yīng)用情況。

那么，瑞芯微為何要卷帶寬呢？

從業(yè)務(wù)布局來看，瑞芯微在AIoT（智能物聯(lián)網(wǎng)）領(lǐng)域深耕多年，其RK3588系列芯片廣泛應(yīng)用于攝像頭、車載座艙、工業(yè)控制等領(lǐng)域。

然而，隨著AI大模型向端側(cè)滲透，市場對于大模型實(shí)時(shí)處理與快速反應(yīng)的能力提出了更高要求，瑞芯微的市場份額受到業(yè)內(nèi)部分企業(yè)的沖擊。

盡管公司在短時(shí)間內(nèi)滿足車規(guī)級端側(cè)芯片的性能要求，但憑借著高帶寬帶來的輸出效率提升，或可鞏固原有視覺及端側(cè)座艙領(lǐng)域的客戶。

業(yè)內(nèi)人士表示，高帶寬端側(cè)芯片的成本往往較高，瑞芯微的芯片可降低部分成本。

端側(cè)芯片的競爭已經(jīng)從單純算力比拼，轉(zhuǎn)向算力與帶寬的綜合較量。

瑞芯微能否憑借帶寬芯片穩(wěn)住市場份額，還要看市場的真實(shí)反饋。