山東
IT之家 7 月 4 日消息，消息源 Moore's Law Is Dead（MLID）在最新一期視頻中，曝料稱 AMD 將變革 Zen 6 架構，通過多層 3D 堆疊緩存，相比較 Zen 5 架構，FP IPC (浮點運算每時鐘指令數) 增幅可達到 6~8%。
在 Zen 5 架構上，每個 3D V-Cache 層最高可以緩存 64MB，而在 Zen 6 架構上，增加到 96MB。
IT之家援引博文介紹，此外 AMD 還計劃重新設計芯粒（chiplets），每個核心復合芯片（CCD）可以容納 12 核，意味著消費級桌面和筆記本電腦最多能擁有 24 個核心。
在單 CCD Ryzen 處理器上，由于 CCD 包含 48MB（每個核心 4MB）和一層 3D V-Cache（96MB）計算，其 L3 緩存可以達到 144MB（48+96）。
如果按照堆疊雙 3D V-Cache 計算，那么 L3 緩存最高可以達到 240MB（96 + 96 + 48）。此外，Zen 6 架構還預計將帶來更高的核心頻率和更多的核心數量，結合先進的臺積電制程工藝，這將使其在性能上更具競爭力。
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