一、差分放大電路的缺點，你知道幾個？

1、 差分放大器結構

話不多說，直接干貨，圖1是差分放大電路的基本結構，由一個運算放大器和4個外圍匹配電阻組成，常用來進行電流檢測或差分信號放大，差分放大器有幾個固有的弊端，如果不了解這些弊端，將影響我們的電路設計，看看這些弊端，你知道幾個？（本文整理自看海的原創視頻課程《運放秘籍》第二部：儀表放大器專項，詳見后文）

圖1 差分放大電路

2. 差分放大器弊端一：輸入阻抗低

差分放大器的輸入阻抗非常低，這與它的匹配電阻相關，而且差分放大器兩個輸入端的阻抗并不對稱。怎么計算兩個輸入端的輸入阻抗呢？

如圖1 中，計算Vi-的輸入阻抗時，我們只看Vi-，忽略Vi+，參考圖2 左圖。此時的電路是一個反相放大的結構，由《運放秘籍》前期課程可知，反相放大電路的輸入阻抗就約等于輸入電阻R1。

圖2 差分放大輸入阻抗計算

計算Vi+的輸入阻抗時，我們只看Vi+，忽略Vi-，參考圖2 右圖。此時的電路類似一個同相放大的結構，Vi+是被R1和R2分壓后再被同相放大的，Vi+經過R1和R2到地，因此，Vi+的輸入阻抗大約是電阻(R1+R2)的值。

我們做下輸入阻抗的仿真，見圖3 ，Vi-的輸入阻抗是1KΩ，Vi+的輸入阻抗是11KΩ，與我們前文分析的一致，詳細仿真方法參考《運放秘籍》完整內容。

圖3 差分放大輸入阻抗仿真

差分放大器的輸入阻抗不但低，而且兩個輸入端的阻抗并不對稱，如果連接到差分放大器的信號源的兩個引腳源阻抗不匹配，也會降低CMRR，這就是差分放大電路的二：共模抑制比低。

3、差分放大器弊端二：共模抑制比低

差分放大器最完美的狀態是圖1電路中的兩個R1完全相等、兩個R2完全相等，然而，我們無法找到兩個阻值一模一樣的電阻，常見的電阻也有1%的誤差。這會使得電阻失配，將大大降低共模抑制比CMRR。

圖4 中，我們簡單體會下差分放大器的CMRR，左邊仿真圖中，電阻是完全匹配的，輸入的共模信號是0.1V@50Hz，此時輸出是10uV，也就是說0.1V的共模輸入信號被轉換成了10uV的輸出信號（虛擬運放模型的CMRR是100dB），換句話說就是，在外圍電阻完全匹配的情況下，差分放大器的CMRR并不是無窮大，這受限于運算放大器。

圖4 差分放大CMRR與電阻失配

而圖4右圖中，我們只把其中的一個電阻，按照最大誤差1%從1KΩ改成了1.01KΩ，則在相同共模輸入的情況下，輸出變成了大約1000uV，是左圖的10uV的100倍。這就是電阻失配，將降低共模抑制比，使得抑制共模干擾的能力大大降低。

能不能增加差分放大電路的輸入阻抗和共模抑制比？于是，就有了經典的3運放儀表放大器。

二、《運放秘籍》儀表放大器專項教程

在模擬電路領域，[差分放大器]與[儀表放大器]扮演著至關重要的角色，它們在多種應用場合中發揮著關鍵作用。但是，在課堂上或工作中，許多教師、學生以及工程技術人員對這些電路只了解個大概，但對于深入的技術細節可能掌握不足。這種狀況可能會影響到電路的抗干擾性能，造成較大的噪聲干擾，或者引起信號的嚴重失真。

我的視頻課程《運放秘籍》第二部：儀表放大器專項，專門針對上述問題進行系統性講解。以電流檢測為起點，引入差分放大器的兩個重大缺點，拓展到提高輸入阻抗、提高共模抑制比的策略，引入儀表放大器。

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本課程將全面介紹儀表放大器的性能指標，并通過直流與交流仿真實踐，深入理解儀表放大器的關鍵參數，包括壓擺率、反饋回路、增益、電源抑制比、共模抑制比、鉆石圖以及噪聲等方面。課程中將分析實際電路設計中的典型誤區，著重講解電路設計的關鍵點，實現理論與實踐相結合的閉環學習體驗，以達到對儀表放大器知識的系統掌握。

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工程師看海，硬件專家，《運放秘籍》系列視頻創作者、暢銷書《硬件設計指南 從器件認知到手機基帶設計》作者，前小米硬件工程師，國際人類腦圖譜會員，985畢業，多次參與千萬級別項目研發，任職世界500強，知乎、CSDN、電子星球知名博主。專注于硬件、軟件設計分享，前沿技術剖析。

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