二維 (2D) 半導體有望在下一代電子設備中取代硅。然而，盡管概念驗證器件演示和晶圓級晶體合成取得了進展，但缺乏兼容的無殘留圖案化技術阻礙了其工業化。

鑒于此，南洋理工大學高偉波教授與中國科學技術大學蔡洪冰研究員描述了一種金屬印章壓印方法，用于將二維薄膜圖案化成高質量的晶圓級陣列，且不會引入化學或聚合物殘留物。采用具有三維形貌的金屬印章在印章-二維界面處形成局部接觸。該工藝選擇性地剝離部分二維材料，同時在生長基底上留下二維陣列。顯微鏡和光譜表征證實了表面清潔且晶體結構完好無損。對 100 個背柵二硫化鉬 (MoS2) 晶體管和 500 個頂柵邏輯電路的統計分析發現，與基于反應離子蝕刻的圖案化工藝相比，該工藝的閾值電壓變化降低了 20 倍。 2英寸晶圓上的器件成品率為97.6%。相關研究成果以題為“Residue-free wafer-scale direct imprinting of two-dimensional materials”發表在最新一期《nature electronics》上。

【二維薄膜無殘留直接壓印】

作者首先綜述總述了四步工作流程。(i) 首先通過標準光刻和剝離技術在硅晶片上定義一個厚度為 1 μm 的圖案化 SiO? 浮雕，作為可重復使用的負模。(ii) 在模具上涂覆一層 50 nm 熱蒸發的金層，然后旋涂一層約 500 nm 的聚（雙酚 A 碳酸酯）背襯；剝離后即可獲得一個柔性 3D 金印章，該印章具有與模具相反的形貌。(iii) 當將此印章壓印（120 °C，3-5 分鐘）到藍寶石或 SiO?/Si 上的 CVD MoS? 單層上時，只有凸起的金臺面與薄膜接觸。 (iv) 分離后，接觸區強的金-硫鍵合（計算出的鍵合能超過了二硫化鉬的面內斷裂能）使局部單層剝離，而凹陷區域則從未接觸薄膜；因此，未接觸的二硫化鉬以圖案化陣列的形式保留在生長基底上。該方案得到了以下圖像的視覺支持：SiO? 模具和金印章的 SEM 圖像、確認忠實復制三維浮雕的 AFM 線掃描，以及顯示模具、印章、母膜和最終二維陣列的晶圓級照片。定量分析顯示，AFM 剖面顯示臺面和空腔之間的高度差約為 1 μm，而金功能層厚度僅為 50 nm——既足夠薄以適應表面，又足夠厚以確保內聚性撕裂。原子模擬結合先前關于金/二硫化鉬界面的實驗數據表明，粘附能 >0.5 J m?2，遠超將范德華鍵與藍寶石襯底分離所需的 ~0.2 J m?2 剪切強度。重要的是，單個二氧化硅模具至少可承受 10 次壓印循環，圖案保真度絲毫未損，這凸顯了該工藝的可重復使用性。

圖 1. 晶圓級二維材料的印章輔助壓印示意圖

【二硫化鉬陣列表征】

作者使用定制印章打印了矩形、正方形、圓形、帶狀、霍爾條甚至字母，展現了形狀自由度。圖 2 將新型印章與傳統光刻+反應離子刻蝕 (RIE) 工藝制備的陣列的光學、結構和光譜質量進行了對比。光致發光 (PL) 圖在厘米級圖案上平坦，證明了發射均勻。原子力顯微鏡 (AFM) 照片顯示，壓印前后均呈現出原子級平整的階梯狀結構（均方根粗糙度為 0.4 納米），而高角度環形暗場掃描透射電子顯微鏡 (HAADF-STEM) 則可分辨未變形的 1H-MoS? 晶格。相比之下，RIE 蝕刻樣品呈現出皺褶狀的形貌，粗糙度為 3.8 納米均方根值，這些小丘歸因于交聯的光刻膠殘留物。在光譜學上，壓印圖案化的 MoS? 保留了 670 納米處的固有 PL 峰，平均強度約為 6000 a.u.；RIE 樣品紅移至 682 nm，強度降至 3500 a.u.——這是應變和污染的跡象。在200個隨機點上，峰值位置的標準偏差從10.5 nm（RIE）縮小到2.1 nm（壓印），強度的標準偏差從1.3 × 103 a.u.縮小到0.2 × 103 a.u.。拉曼光譜證實了單分子層特性：壓印后E′–A′分裂仍為19.0 cm?1，但在RIE樣品中有所加寬。邊緣粗糙度目前在100納米級，受模具分辨率的限制；作者指出，工業納米壓印工具可以輕松將其推至20 nm以下。

圖 2. 通過金屬印章壓印和傳統蝕刻工藝圖案化的 MoS2 陣列的特性

【MoS?晶體管陣列的均勻性】

該團隊使用L = 5 μm、W = 10 μm的背柵雙接觸場效應晶體管（FET），在同一芯片上對每種方法圖案化的100個器件進行了基準測試。代表性的印章器件表現出n型轉移曲線，在VDS = 3 V時，開關比為10?，且IDS–VDS輸出在高達3 V時呈線性關系，表明存在歐姆Bi/MoS?接觸。統計數據突出了殘留物抑制的影響。印章器件的閾值電壓Vth分布中心位于-28 V，高斯分布σ = 0.108 V，而RIE器件的閾值電壓Vth分布中心位于-46 V，σ = 2.125 V，擴散系數降低了20倍。電流開關比緊密聚集在1 × 10?（σ = 0.023 dec）附近，而RIE器件的開關比則聚集在1 × 10?（σ = 0.158 dec）附近。在 VDS = 1 V 時，場效應遷移率在印模工藝下平均為 18.8 ± 0.5 cm2 V?1 s?1，而在反應離子刻蝕工藝下平均為 7.5 ± 1.9 cm2 V?1 s?1。所有 100 個印模場效應晶體管 (FET) 均表現出單調的 n 型行為；多個反應離子刻蝕器件出現輸出削波或異常的亞閾值斜率，這再次表明殘留物引起的摻雜差異。

圖 3. MoS2 陣列的電氣特性

【晶圓級邏輯電路的高良率】

為了驗證其工業兼容性，作者將頂柵電路集成在一塊2英寸藍寶石晶圓上，并細分為四個區域：分立場效應晶體管（FET）、NMOS反相器（非門）、雙輸入與非門（NAND）和或非門（NOR）。在MoS?壓印之后，他們沉積了Bi/Au（20/30納米）觸點、通過原子層沉積的20納米Al?O?高κ柵極電介質以及Cr/Au（2/50納米）柵極。在5 V電源電壓下，FET的傳輸曲線保持>10?的開/關比。邏輯特性顯示軌到軌擺幅：當Vin≤-2 V時，非門輸出~5 V；當Vin≥+2 V時，非門輸出~0 V；NAND和NOR真值表在所有四個輸入狀態下均正確。

對 500 個功能單元（200 個場效應晶體管 + 300 個邏輯門）進行良率映射，僅識別出 12 個故障，良率達到 97.6%。故障集中在晶圓邊緣附近，這意味著工具對準問題而非材料缺陷。因此，被動印章工藝滿足或超過了早期硅 CMOS 線路的缺陷率要求，標志著二維電子器件規模化的可行途徑。

圖 4. 來自印章圖案化 MoS2 陣列的晶圓級邏輯電路

【總結】

通過結合可重復使用的 SiO? 浮雕模具、超薄金撕裂層和聚合物支撐層，本文實現了晶圓級二維半導體的無殘留純干圖案化。與傳統的反應離子刻蝕 (RIE) 相比，該方法保持了原子級潔凈度（均方根粗糙度 0.4 納米）、光學完整性（PL 峰值 670 納米；均勻性 σ ≈ 2 納米）和電學一致性（Vth 更緊密 20 倍，遷移率更高 2-3 倍）。它簡化了工藝流程——無需光刻膠、無需等離子體、無需溶劑——并經證實與標準后端步驟（ALD 電介質、剝離金屬）兼容。其在 2 英寸晶圓上實現的 97.6% 電路良率已可與許多第一代 3D 集成或化合物半導體技術相媲美。展望未來，作者預見到，利用其固有的表面清潔度和鋒利、無溶劑的邊緣，可以實現扭轉角控制的莫爾超晶格、受限二次生長和單片 3D 集成，從而加速二維材料從“實驗室新奇事物”向晶圓廠就緒平臺的轉變。

來源：高分子科學前沿

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