近日，系統級驗證 EDA 解決方案提供商芯華章科技與北京開源芯片研究院（以下簡稱 “開芯院”）宣布，雙方基于芯華章的P2E 硬件驗證系統雙模驗證平臺，共同探索適用于 RISC-V 架構的高效驗證方法學，基于開芯院昆明湖四核設計，預期實現倍數級的效率提升，解決RISC-V CPU設計在驗證中用例運行時間長和調試難度大的雙重挑戰。

復雜的RISC-V處理器設計驗證，往往存在用例運行時間長和調試難度大的雙重挑戰，因此 CPU 設計團隊通常利用雙平臺配合實現驗證任務，傳統驗證方法帶來的挑戰如下：

• Prototyping （原型驗證）平臺負責大量軟件測試、性能分析等，但軟件測試作為 CPU 子系統的主力驗證方法，依然會遇到 RTL 設計問題，Prototyping平臺由于自身的調試能力問題導致調試效率較低；
• Emulation（硬件仿真） 平臺負責 CPU 指令集級別隨機驗證、初始軟件測試版本構建和深度問題調試，但由于Prototyping 和 Emulation 平臺的驗證環境的差異，可能導致 Emulation 平臺無法復現問題，Emulation 運行速率低導致 case 運行時間過長。

因此，開發一套針對 RISC-V 架構的高效驗證方法學迫在眉睫。

芯華章的P2E 硬件驗證系統集成了原型驗證和硬件仿真雙模式，依托自主研發的一體化 HPE Compiler，支持芯片設計的自動綜合、智能分割、優化實現和深度調試。該平臺基于統一芯片、硬件和軟件，實現了硬件仿真和原型驗證的無縫集成，能有效縮短芯片驗證周期，已在獲得國內外眾多頭部芯片設計廠商的廣泛采用。

針對 CPU 設計驗證的雙重挑戰，芯華章和開芯院充分利用 P2E雙模能力，開發出一套高效、全面的驗證方法學：

• 基于相同的驗證環境，同樣的編譯流程，相同的硬件平臺，同時構建 Prototyping DB 和 Emulation DB，確保了不同平臺之間差異最小；
• 驗證工程師在 Prototyping DB 運行測試用例，一旦遇到深層問題，切換到 Emulation DB 實施硬件調試；
• Emulation DB 提供靈活 Trigger 和全信號可視的能力，為深層調試提供保障。

2025 年 7 月 11 日，本次合作的研究成果發布，基于昆明湖四核設計，在相同的驗證環境下，同時產生 Prototyping 和 Emulation 雙 DB，其中 Prototyping 性能達到 9.2MHz，Emulation 性能為 5.2MHz。Emulation 平臺開啟 Massive Probe 功能，添加 230萬條信號用于 Core 的調試，并添加 Dynamic Trigger 功能用于高速定位出錯的時間點。

此外，此次探索完全基于芯華章昭睿FusionFlex云平臺進行部署和調試。從對 RISC-V 感興趣的設計公司角度來看，這極大簡化了 RISC-V IP 的評估成本，設計公司直接登錄云平臺即可實施評估；從開芯院角度而言，更多的用戶在線體驗和測試也有助于 RISC-V IP 更快地收斂和成熟。

開芯院唐丹博士表示：“RISC-V 生態的繁榮離不開高效的驗證技術支持。與芯華章的合作，能夠充分整合雙方資源，有望為 RISC-V 驗證方法學帶來新的突破，進一步提升我國在開源芯片領域的技術競爭力。”

芯華章聯合CEO謝仲輝表示：“此次與開芯院的合作，是芯華章在推動國產 EDA 技術與開源芯片生態融合發展道路上的重要一步。我們希望通過雙方的共同努力，能夠為 RISC-V 處理器的驗證難題提供創新解決方案，助力 RISC-V 架構在更多領域實現廣泛應用。”

隨著合作的深入開展，芯華章與開芯院將持續分享研究成果，推動相關技術在行業內的應用與推廣，為國產RISC-V 處理器的研發與產業發展貢獻力量。