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在最近于日本舉行的超大規(guī)模集成電路技術(shù)與電路研討會(huì)上，應(yīng)用材料公司發(fā)表了一篇論文，描述了一種擴(kuò)展 2nm 及以上工藝節(jié)點(diǎn)的先進(jìn)邏輯芯片銅互連的方法。

應(yīng)用材料公司開發(fā)了一種銅互連工藝流程，該流程利用了各種設(shè)備和材料，包括新的Low k電介質(zhì)線和釕鈷（RuCo）襯里技術(shù)。在論文中，應(yīng)用材料公司通過開發(fā)基于2納米節(jié)點(diǎn)最新晶體管技術(shù)的AI加速器測(cè)試芯片，證明了該工藝的可行性。

誠然，這是一個(gè)涉及多個(gè)方面的復(fù)雜過程。簡單來說，一個(gè)先進(jìn)的邏輯芯片包含數(shù)十億個(gè)被稱為晶體管的微型結(jié)構(gòu)。晶體管是芯片的關(guān)鍵組成部分，用于切換器件中的電信號(hào)。

在同一塊先進(jìn)的芯片中，微型晶體管通過復(fù)雜的銅布線方案相互電連接。這種布線方案稱為銅互連，是芯片的重要組成部分。

但近年來，芯片制造商在銅互連方面遇到了一些挑戰(zhàn)和問題。基本上，銅互連中的細(xì)線在每個(gè)節(jié)點(diǎn)上變得更小、更緊湊，從而可能在這種復(fù)雜的布線方案中產(chǎn)生電阻和其他問題。這會(huì)影響芯片的性能和可靠性。

預(yù)計(jì)在2納米及以后的工藝節(jié)點(diǎn)，這些挑戰(zhàn)將會(huì)加劇。為了解決這些問題和其他問題，應(yīng)用材料公司的新工藝為開發(fā)用于2納米及以后先進(jìn)芯片的復(fù)雜銅互連技術(shù)鋪平了道路。應(yīng)用材料公司邏輯和內(nèi)存工藝集成總監(jiān)Gaurav Thareja在論文中表示：“我們迫切需要工藝創(chuàng)新，以便在不影響可靠性和良率的情況下降低電阻和電容。” 其他研究人員也參與了這項(xiàng)研究。

帶有銅互連的晶體管。晶體管位于結(jié)構(gòu)底部（FEOL）。銅互連（橙色）形成于晶體管頂部（BEOL）。銅互連有多層級(jí)

基礎(chǔ)知識(shí)

幾乎所有系統(tǒng)，例如家用電器、汽車、電腦、游戲機(jī)、GPS 設(shè)備、醫(yī)療設(shè)備、電視、智能手機(jī)和其他產(chǎn)品，都由芯片驅(qū)動(dòng)。許多系統(tǒng)都包含大量芯片。例如，一輛汽車就包含 1,000 到 3,000 個(gè)不同的芯片。

簡單來說，半導(dǎo)體（或芯片）包含復(fù)雜的電子電路，使其能夠在系統(tǒng)中執(zhí)行特定功能。芯片是在被稱為晶圓廠的大型工廠中制造的。

半導(dǎo)體行業(yè)生產(chǎn)各種不同類型的芯片。例如，處理器用于驅(qū)動(dòng)個(gè)人電腦和智能手機(jī)。GPU 是驅(qū)動(dòng)游戲機(jī)、個(gè)人電腦和手機(jī)圖形的芯片。GPU 還用于加速計(jì)算機(jī)中的人工智能算法。內(nèi)存芯片用于存儲(chǔ)數(shù)據(jù)。此外，還有許多其他類型的芯片。

一般來說，先進(jìn)的邏輯芯片包含幾個(gè)關(guān)鍵部件或組件，包括晶體管、互連線和觸點(diǎn)。晶體管用于放大或切換芯片中的電信號(hào)。芯片制造商（例如英特爾、三星、臺(tái)積電等）在晶圓廠的同一區(qū)域生產(chǎn)晶體管和其他組件，這被稱為前段制程 (FEOL)。

每個(gè)先進(jìn)的芯片都由數(shù)十億個(gè)微型晶體管組成。你需要將芯片中的晶體管進(jìn)行電連接。否則，芯片可能無法正常工作，甚至可能導(dǎo)致系統(tǒng)故障。

為了連接晶體管，芯片制造商會(huì)在晶體管上方制作復(fù)雜的銅布線方案。這種布線方案稱為銅互連，用于將芯片中的晶體管進(jìn)行電氣連接。一個(gè)芯片可能有多層銅互連。

在實(shí)際操作中，互連線負(fù)責(zé)芯片內(nèi)部的電源分配和電信號(hào)的傳輸。銅互連線是在晶圓廠的另一部分——后端制程 (BEOL) 制造的。

然后，在晶圓廠，芯片制造商還會(huì)制造中間層 (MOL)。該層由大量微小的接觸結(jié)構(gòu)組成，用于電連接獨(dú)立的晶體管和銅互連結(jié)構(gòu)。此外，未來的先進(jìn)芯片還可能集成背面供電網(wǎng)絡(luò) (PSN) 模塊。該模塊將在芯片背面布線電源線。

早期晶體管和互連

為了了解半導(dǎo)體技術(shù)的未來發(fā)展，回顧并研究晶體管和互連線的演變歷程是一個(gè)好主意。現(xiàn)代半導(dǎo)體行業(yè)可以追溯到1947年，貝爾實(shí)驗(yàn)室發(fā)明了晶體管。隨后，在1958年和1959年，德州儀器和仙童半導(dǎo)體公司共同發(fā)明了集成電路（IC）。集成電路將晶體管和其他元件集成在同一芯片上。

1959年，仙童公司的Jean Hoerni發(fā)明了平面工藝，據(jù)計(jì)算機(jī)歷史博物館記載，該工藝“通過創(chuàng)建一個(gè)由絕緣二氧化硅層保護(hù)的平面結(jié)構(gòu)，提高了晶體管的可靠性”。在此基礎(chǔ)上，仙童公司的Robert Noyce設(shè)計(jì)了一種使用鋁互連線在器件頂部連接晶體管和其他組件的方法。由此，Noyce發(fā)明了單片集成電路（單片集成電路）。（Noyce還于1968年與他人共同創(chuàng)立了英特爾。）

與此同時(shí)，從20世紀(jì)60年代開始，金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFET）逐漸成為數(shù)字電路中常見的晶體管類型。早期的器件中也使用了鋁互連線。

如今，許多芯片仍在使用 MOSFET。MOSFET 是一種平面結(jié)構(gòu)，由源極、柵極和漏極組成。英特爾表示：“源極和漏極之間的區(qū)域稱為‘溝道’，由頂部的‘柵極’控制。” “當(dāng)柵極關(guān)閉時(shí)，電流無法從源極流向漏極。通過在柵極上施加電壓來吸引溝道中的相應(yīng)電荷，柵極就會(huì)導(dǎo)通。這樣就完成了源極和漏極之間的連接，從而允許電流流動(dòng)。”

晶體管可以組合起來形成邏輯門。邏輯門組合起來，可以創(chuàng)建更復(fù)雜的電路。

鋁銅互連

時(shí)間飛快。1981年，IBM 推出了 5150 個(gè)人電腦，這是一款徹底改變了桌面計(jì)算的系統(tǒng)。該系統(tǒng)并非世界上第一臺(tái)個(gè)人電腦。但 IBM 開發(fā)了一個(gè)開放式架構(gòu)的系統(tǒng)，使企業(yè)能夠開發(fā)與 IBM 兼容的個(gè)人電腦或克隆產(chǎn)品。

IBM 的個(gè)人電腦搭載的是英特爾 1979 年推出的 8088 微處理器。英特爾基于 x86 架構(gòu)的 8088 處理器采用 3 微米工藝制造，包含 29,000 個(gè)晶體管。當(dāng)時(shí)，芯片中使用鋁互連線。

英特爾的 8088 并非該公司的第一款微處理器，但它為當(dāng)時(shí)剛剛起步的 PC 行業(yè)開創(chuàng)了基于 x86 架構(gòu)的架構(gòu)。從某些方面來看，這款處理器還推動(dòng)了半導(dǎo)體行業(yè)的晶體管微縮競賽。

幾年前，英特爾聯(lián)合創(chuàng)始人戈登·摩爾發(fā)表了他著名的論文，預(yù)測(cè)集成電路上晶體管的數(shù)量將每年翻一番。1975年，摩爾將這一預(yù)測(cè)修改為每兩年翻一番。

這一觀察結(jié)果被稱為摩爾定律，后來成為半導(dǎo)體行業(yè)的指導(dǎo)原則。遵循這一理念，英特爾和其他芯片制造商在20世紀(jì)70年代開始競相推出一種新的、更先進(jìn)的制造工藝，大約每24個(gè)月推出一次。制造工藝包括在晶圓廠生產(chǎn)芯片的步驟和配方。

最終，在每個(gè)新的工藝節(jié)點(diǎn)上，芯片制造商的目標(biāo)都是（現(xiàn)在依然如此）將晶體管的特定特征尺寸縮小（或稱縮放）0.7倍。通過縮小晶體管尺寸，可以在同一芯片上塞入更多晶體管。芯片制造商還擴(kuò)大了互連尺寸。這反過來又使芯片能夠不斷更新、速度更快、功能更豐富的芯片。

得益于晶體管/互連技術(shù)的微縮，英特爾在每個(gè)新的工藝節(jié)點(diǎn)上都開發(fā)出了更新、更快的 x86 微處理器。這使得更新、更快的 PC 能夠以更低的價(jià)格面市。PC 市場因此蓬勃發(fā)展。其他芯片市場也紛紛效仿。

然而，到了 20 世紀(jì) 90 年代中期，半導(dǎo)體行業(yè)遇到了瓶頸。晶體管的微縮發(fā)展勢(shì)頭強(qiáng)勁，但鋁基互連技術(shù)卻已接近極限。為此，IBM 開發(fā)了一種新的解決方案：銅基互連技術(shù)。據(jù) IBM 稱，銅線的導(dǎo)電電阻比鋁線低 40%，這使得微處理器的速度提高了 15%。

1998年，IBM推出PowerPC 740/750微處理器，該微處理器基于0.20μm工藝，集成了635萬個(gè)晶體管，并率先采用銅互連技術(shù)。

當(dāng)時(shí)，IBM 還開發(fā)了一種新的制造工藝，實(shí)現(xiàn)了芯片中的銅互連。這項(xiàng)名為雙大馬士革工藝的技術(shù)成為了開發(fā)芯片中銅互連的標(biāo)準(zhǔn)方法。雙大馬士革工藝至今仍在使用。

雙大馬士革工藝在晶圓廠的BEOL（后段工藝）部分進(jìn)行。其目標(biāo)是在晶體管頂部開發(fā)多層銅互連。在該工藝的第一步中，芯片制造商在互連結(jié)構(gòu)的第一層沉積介電材料。然后，芯片制造商將使用蝕刻設(shè)備在介電材料中形成溝槽和通孔。

此后，芯片制造商會(huì)在通孔和溝槽的側(cè)壁上沉積一層薄的阻擋層材料。然后，在阻擋層材料上沉積一層襯里材料。最初，薄阻擋層由氮化鉭 (TaN) 材料構(gòu)成，而襯里則采用鉭 (Ta) 材料。

然后，在溝槽和通孔中沉積一層銅材料。阻擋/襯里材料可防止銅擴(kuò)散到介電材料中。

這個(gè)過程重復(fù)多次。因此，芯片由多層銅互連線構(gòu)成。這些互連線將各層連接起來。當(dāng)然，這些互連線也與晶體管進(jìn)行電連接。

銅雙鑲嵌制造工藝。（a）通孔圖案化。（b）通孔和溝槽圖案化。（c）阻擋層沉積和銅種子沉積。（d）銅電鍍和化學(xué)機(jī)械拋光去除多余銅層。（e）覆蓋層沉積

平面晶體管到 FinFET 和鈷

直到2010年代，芯片制造商仍在不斷縮小晶體管尺寸，并改進(jìn)銅互連技術(shù)，從而催生出新的芯片。然而，到了2010年代，平面晶體管在20納米工藝節(jié)點(diǎn)達(dá)到了物理極限。根據(jù)科技網(wǎng)站W(wǎng)ikiChip的數(shù)據(jù)，20納米工藝的接觸柵極間距（CPP）為90納米。CPP是兩個(gè)相鄰柵極觸點(diǎn)中心之間的水平距離。

平面晶體管仍用于20納米及以上節(jié)點(diǎn)的芯片（即28納米、40納米、65納米等）。但當(dāng)時(shí)業(yè)界需要一種新的晶體管類型來制造20納米以上的高性能芯片。

2011年，英特爾在22納米節(jié)點(diǎn)上推出了一種名為finFET的新型晶體管。后來，GlobalFoundries、三星和臺(tái)積電在16納米/14納米節(jié)點(diǎn)上轉(zhuǎn)向了finFET。與二維結(jié)構(gòu)的平面晶體管不同，finFET是一種類似三維的器件。finFET能夠以更低的功耗實(shí)現(xiàn)更快的芯片速度。

雖然 finFET 解決了一個(gè)主要問題，但芯片制造商在 20nm 節(jié)點(diǎn)面臨著另一個(gè)挑戰(zhàn)——銅互連線正在成為芯片速度的瓶頸。當(dāng)時(shí)，一個(gè)尖端芯片由 9 到 13 層銅互連線組成。在每個(gè)節(jié)點(diǎn)上，銅線的寬度都會(huì)變窄。互連線也變得更加復(fù)雜和緊湊。

因此，微小的銅互連線過去（現(xiàn)在仍然）面臨著諸多挑戰(zhàn)，其中包括所謂的電阻電容 (RC) 延遲。RC 延遲會(huì)導(dǎo)致芯片速度下降。

Lam Research 在一篇博客中指出：“材料的電阻 (R) 描述了電流通過該材料特定橫截面的難度。在‘C’側(cè)，電容取決于金屬線周圍的絕緣介電材料及其之間的距離。較高的電容會(huì)減慢電子的速度，并可能產(chǎn)生不必要的串?dāng)_。”

幸運(yùn)的是，這里有一個(gè)解決方案。在2013年左右的16nm/14nm工藝節(jié)點(diǎn)上，芯片制造商繼續(xù)使用雙大馬士革工藝的銅互連。

但總體而言，芯片制造商已將銅互連線的襯里材料從鉭 (Ta) 轉(zhuǎn)向鈷 (Co)。氮化鉭 (TaN) 仍用于阻擋層。該解決方案有效。鈷是一種低電阻率材料，并且與銅的粘附性良好。鈷襯里可以增加窄互連線中銅的間隙填充窗口。

FinFET 以及銅互連中的新材料，使業(yè)界能夠開發(fā)出低至 3 納米節(jié)點(diǎn)的先進(jìn)芯片。例如，蘋果最新的 iPhone 芯片就是一款 3 納米器件，集成了 200 億個(gè)晶體管。通常，3 納米節(jié)點(diǎn)由 48 納米 CPP 組成。

這些創(chuàng)新并不能解決所有問題。近年來，在最新節(jié)點(diǎn)上制造芯片變得越來越困難，成本也越來越高。而且，每個(gè)節(jié)點(diǎn)的性價(jià)比優(yōu)勢(shì)都在下降。

FinFET 到采用 RuCo 的 GAA

盡管如此，主流的finFET晶體管在3nm節(jié)點(diǎn)之后將失去動(dòng)力。因此，從2025年下半年的2nm節(jié)點(diǎn)開始，英特爾和臺(tái)積電預(yù)計(jì)將基于一種名為“全柵環(huán)柵”（GAA）的新型晶體管類型來量產(chǎn)芯片。有些人稱之為納米片（nanosheet）或帶狀場效應(yīng)晶體管（ribbon FET）。

2022年，三星開始出貨基于3納米節(jié)點(diǎn)納米片的芯片。三星目前還在開發(fā)2納米納米片技術(shù)。

納米片的性能優(yōu)于鰭式場效應(yīng)晶體管 (finFET)，但在晶圓廠制造也更困難、成本更高。此外，2 納米及以上節(jié)點(diǎn)的互連也面臨一些新的挑戰(zhàn)。

先進(jìn)的邏輯芯片可以集成數(shù)十億個(gè)晶體管，金屬層超過18層。最小的金屬線寬度約為13納米。據(jù)應(yīng)用材料公司稱，一塊尖端芯片的銅互連線路長度可能達(dá)到60英里甚至更長。

隨著行業(yè)規(guī)模縮小至 2 納米及以下，介電材料變得更薄。因此，芯片的機(jī)械性能會(huì)下降。此外，RC 延遲問題也難以解決。

為了解決這個(gè)問題，應(yīng)用材料公司開發(fā)了適用于 2nm 及以上節(jié)點(diǎn)的 BEOL 互連工藝。在應(yīng)用材料公司的工藝中，銅仍然是導(dǎo)電材料，并且仍然采用雙大馬士革工藝。“在可預(yù)見的未來，我們看到對(duì)擴(kuò)展雙大馬士革工藝的新技術(shù)的需求，”應(yīng)用材料公司的 Thareja 表示。

但在2納米及以后的節(jié)點(diǎn)，銅互連工藝需要新的設(shè)備和材料。在某些情況下，例如，釕和鈷的二元金屬組合（RuCo）將用作襯里材料。氮化鉭（TaN）仍用于阻擋層。

Thareja 表示：“TaN 阻擋層持續(xù)延伸，很大程度上得益于突破性技術(shù)。（就襯層而言），鈷在當(dāng)今最先進(jìn)的節(jié)點(diǎn)仍在使用。對(duì)于最細(xì)的走線，鈷和釕鈷 (RuCo) 都會(huì)使用，具體取決于金屬層。所有領(lǐng)先的邏輯芯片制造商都已在 2nm 節(jié)點(diǎn)采用釕鈷 (RuCo)。”

釕鈷 (RuCo) 材料可將襯里厚度減少 33%，至 20 埃。RuCo 還能提供更佳的表面性能，以實(shí)現(xiàn)無空洞銅回流。據(jù)應(yīng)用材料公司稱，RuCo 可將電阻降低高達(dá) 25%，從而提高芯片性能和功耗。

在一顆 2 納米測(cè)試芯片中，應(yīng)用材料公司的工藝以及 RuCo 襯墊和新型低 k 電介質(zhì)，使性能較標(biāo)準(zhǔn)工藝流程提升了 2.5%。2.5% 的提升聽起來不多，但隨著時(shí)間的推移，它會(huì)逐漸顯現(xiàn)。

銅互連，采用 RuCo 襯墊和 TaN 阻擋層

應(yīng)用材料公司的銅互連工藝流程如下：

1.介電沉積

在晶圓廠，芯片在 300 毫米晶圓上制造。然后，需要在芯片頂部形成銅互連結(jié)構(gòu)。第一步是在互連結(jié)構(gòu)的第一層沉積低 k 介電材料。為此，應(yīng)用材料公司開發(fā)了一種新型增強(qiáng)型 Black Diamond 低 k 介電材料。這種新材料降低了最低 k 值，同時(shí)提高了材料的機(jī)械強(qiáng)度。

2.金屬填充

然后，晶圓被傳送至應(yīng)用材料公司的集成材料解決方案 (IMS) 系統(tǒng)，該系統(tǒng)將六種不同的技術(shù)整合在一個(gè)高真空單元中。該系統(tǒng)在同一單元內(nèi)執(zhí)行銅布線工藝流程。RuCo 襯墊在此工藝中形成。

CuBS銅布線流程

3.退火

退火過程在不同的系統(tǒng)中進(jìn)行。

4.CMP

然后，使用 CMP 工具進(jìn)行化學(xué)機(jī)械平坦化 (CMP) 工藝。目標(biāo)是平坦化銅、襯層、阻擋層和低 k 覆蓋層。

5.金屬蓋

該結(jié)構(gòu)上形成了一個(gè)金屬蓋。

6.BEOL可靠性

最后，執(zhí)行幾個(gè)可靠性步驟。

BSPDN 怎么樣？

傳統(tǒng)上，BEOL 銅互連結(jié)構(gòu)負(fù)責(zé)處理信號(hào)和電源線功能。該結(jié)構(gòu)位于晶圓正面。然而，在先進(jìn)節(jié)點(diǎn)，RC 延遲和 IR 功率下降仍然是一個(gè)問題。

有一個(gè)解決方案：背面供電網(wǎng)絡(luò) (BSPDN)。在 2nm 及以后的節(jié)點(diǎn)，部分（但并非所有）芯片將集成 BSPDN。在 BSPDN 中，信號(hào)線和電源線功能被分為兩部分。

在 BSPDN 技術(shù)中，器件背面制造了一種新的類似互連的結(jié)構(gòu)。BSPDN 將電源線穿過器件背面。同時(shí)，正面保留了傳統(tǒng)的 BEOL 互連結(jié)構(gòu)。但該結(jié)構(gòu)僅用于器件內(nèi)部的信號(hào)布線。

Applied 公司的 Thareja 表示：“最先進(jìn)節(jié)點(diǎn)的布線主要有兩種創(chuàng)新路徑：1）將電源線移至晶圓背面，以降低功耗并提高邏輯密度 (BSPD)；2）利用材料工程延伸晶圓正面的銅線，以降低電阻并提高每瓦性能。”

“我們的（VLSI）論文重點(diǎn)關(guān)注后者，”Thareja 說道。“BSPD 方案在晶圓的兩側(cè)都有一個(gè) BEOL 金屬堆棧。信號(hào)線位于晶圓的正面。這些線將是最細(xì)的，可以充分利用 RuCo 等最先進(jìn)的技術(shù)。晶圓的背面將容納一堆用于電力傳輸?shù)木€。這些線將更粗，不需要最新的微縮技術(shù)。”

*免責(zé)聲明：本文由作者原創(chuàng)。文章內(nèi)容系作者個(gè)人觀點(diǎn)，半導(dǎo)體行業(yè)觀察轉(zhuǎn)載僅為了傳達(dá)一種不同的觀點(diǎn)，不代表半導(dǎo)體行業(yè)觀察對(duì)該觀點(diǎn)贊同或支持，如果有任何異議，歡迎聯(lián)系半導(dǎo)體行業(yè)觀察。

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