JEDEC如期的在7月發布了最新版本的LPDDR6（LOW POWER DOUBLE DATA RATE 6）。這也是為了滿足包括移動設備和人工智能在內的各種用途的存儲器速度和效率而誕生的。

大家都知道，JEDEC各類總線的發展都是在信號速率和功耗上努力，LPDDR6也不例外。LPDDR6這一次升級的重點主要包括了增加帶寬、降低功耗和RAS（Reliability, Availability and Serviceability）。隨著人工智能和高性能能計算的需求增加，帶寬的增加是勢在必行的，速率暫時支持12.8Gbps，但是未來會達到14.4Gbps；功耗的降低也是必然趨勢，LPDDR6比LPDDR5的功耗降低了。

為了支持 AI 應用和其他高性能工作負載，LPDDR6 采用雙子通道架構，可實現靈活的操作，同時保持 32 Bytes小訪問單元。

LPDDR6 的主要特性主要有：

• 每顆芯片有 2 個子通道，每個子通道有 12 條數據信號線 (DQ)，以優化通道性能
• 每個子通道包含4 個命令/地址 (CA) 信號，經過優化以減少球數并提高數據訪問速度
• 靜態效率模式旨在支持大容量內存配置并最大限度提高內存資源利用率
• 靈活的數據訪問，動態突發長度控制，支持 32B 和 64B 訪問，這對AI的應用還是非常有好處的
• 支持動態寫入NT-ODT（non-target on-die termination），使內存能夠根據工作負載需求調整ODT，從而提高信號完整性

如下所示為DQ/MD/DBI RX的眼圖模板定義：

為了滿足日益增長的能效需求，在電源方面，LPDDR6 采用比 LPDDR5 更低電壓、低功耗的 VDD2 電源供電，并強制使用兩個 VDD2 電源。其他節能特性包括：

• 交替時鐘命令輸入用于提高性能和效率
• 低功耗動態電壓頻率調節 (DVFSL) 可在低頻運行期間降低 VDD2 電源，從而降低功耗
• 動態效率模式利用單個子通道接口實現低功耗、低帶寬用例
• 支持部分自刷新和主動刷新，以減少刷新功耗

其實，從LPDDR5開始，JEDEC規范對電源完整性就做了比較詳細的規定，如下所示為DRAM處的目標阻抗曲線，這對于系統設計工程師/電源完整性工程師而言就有明確的參考規范了。

LPDDR6更新的內容非常多，對于硬件工程師和SI/PI工程師來講，一般比較關注硬件電路的設計和電氣參數的變化。我們簡單對LPDDR6和LPDDR5/5X做一個對比：

從更新的內容上來看，不管是SI還是PI，其設計難度會更大，畢竟速率越來越高，VDDQ的電壓也越來越低。對于仿真來講的話，由于LPDDR6采用了DFE，所以在高速信號仿真時，需要采用IBIS-AMI模型，仿真方式也沒有太多的差異；對于電源完整性的仿真來講，就沒有什么特別的了，做芯片的負責好芯片端，做系統的負責好PCB端即可。在最新版本的ADS中已經支持LPDDR6的信號完整性和電源完整性仿真。

對于更多LPDDR6新的內容，大家具體可以參考JESD209-6.pdf。（有網友已分享在論壇）