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在本文中，我們以技術為重點，總結今年 VLSI 大會上的精彩內容，包括頂級設計和集成技術。其中包括芯片制造領域的最新進展：晶圓廠數(shù)字孿生、先進邏輯晶體管和互連的未來、超越 1x 納米節(jié)點的 DRAM 架構等等。我們將討論英特爾的 18A 工藝，并與臺積電進行比較，此外，我們還評價了 4F2和3D DRAM 及其可能贏家。

中國的FlipFET設計

盡管面臨各種限制，中國在半導體研發(fā)方面并未放緩腳步。在所有提交的學術論文中，北京大學的FlipFET設計最受關注，該設計展示了一種新穎的圖案化方案，可以實現(xiàn)與CFET類似的PPA，而無需單片或順序集成的難題。

應用相同的Flip FET工藝，在正面和背面制作CMOS結構，并對其工作特性進行評估）。

演示使用翻轉 FET 在兩側形成 CMOS

如下圖所示：

（1）采用自對準有源技術形成場效應晶體管（FET）溝道區(qū)。

（2）形成元件隔離（淺溝槽隔離，STI）結構。

（3）在正面形成NMOS晶體管及其布線層。

（4）將另一片晶圓鍵合到已經形成的硅晶圓上。

（5）將晶圓翻轉。這是該工藝的關鍵點。

（6）翻轉后，對上層晶圓進行減薄。

（7）進一步去除硅，露出有源層。

（8）在背面形成PMOS晶體管及其布線層。

在正面 (FS) 和背面 (BS) 分別形成 FET

這項技術之所以被稱為“Flip FET”，是因為它包含了鍵合后翻轉晶圓的工藝。實際上，我們利用Flip FET工藝在晶圓正面形成了FinFET NMOS，在背面形成了FinFET PMOS。NMOS和PMOS的性能都很好。

在正面形成 NMOS，在背面形成 PMOS

確認 PMOS 和 NMOS 的操作

本質上，F(xiàn)lipFET 概念始于為頂部和底部晶體管形成鰭片或納米片，但僅在頂部晶體管進行高溫源極/漏極外延，然后翻轉晶圓并暴露背面進行處理。在晶圓再次翻轉之前，對觸點和 BEOL 金屬層進行圖案化，以完成兩側的低溫工藝。這種方法可以生成自對準晶體管堆疊，無需單片 CFET 必須克服的高縱橫比工藝。從兩側形成柵極還可以更輕松地調整頂部和底部器件之間的閾值電壓差異。

然而，F(xiàn)lipFET 的主要缺點是成本，它犧牲了有源晶體管的集成便利性，卻需要多個背面工藝流程，而且更容易受到晶圓翹曲和套刻誤差的影響，從而降低良率。到目前為止，該實驗室僅在不同的晶圓上制造了正面和背面晶體管，因此人們懷疑制造另一個晶體管是否會影響第一個晶體管的器件性能。晶圓翻轉后，細間距觸點和金屬的對準也是一個問題，但應該不會比其他 CFET 方案更具挑戰(zhàn)性。

雖然中國實驗室已經在硅片上演示了FlipFET，但他們并未止步于此。他們展示并模擬了FlipFET設計的進一步創(chuàng)新，例如具有自對準柵極的FlipFET、使用叉片（forksheet）并在隔離墻內嵌入電源軌的FlipFET，甚至將FlipFET概念應用于具有高縱橫比過孔的單片CFET，以實現(xiàn)4堆疊晶體管設計。

DRAM：4F2和3D

DRAM 在其五年發(fā)展路線圖上有兩個拐點：4F2和3D。目前已使用十多年的6F2只能擴展到 1D 節(jié)點。鑒于 1C 現(xiàn)已量產，1D 應該會在未來 1-2 年內問世。SK 海力士強調了超越 1D 節(jié)點的幾個關鍵挑戰(zhàn)：

單元接觸面積，尤其是存儲電容器連接到下方控制晶體管的存儲節(jié)點接觸面積，會隨著單元臨界尺寸的平方而縮小。這些接觸面積必須足夠大/對準度足夠好，以便在晶體管和電容器之間提供良好的電連接，但又不能過大或錯位，以免與任何相鄰單元短路。這就是上圖中的“單元接觸開口裕度”，它會隨著每個節(jié)點的縮小而縮小。在1d時，工藝和工具已達到可行、高良率工藝的極限。

隨著器件和互連線尺寸的縮小，其電阻也會隨之增大。這就是上文提到的“單元外部電阻”。它是存儲單元和感測放大器之間所有電阻元件的總和。位線觸點和本地位線（金屬）線本身是兩個主要電阻因素。隨著尺寸的縮小，它們的電阻都會增大。這會減慢單元的運行速度并降低單元的讀取裕度，這兩者都是不可取的。操作速度受單元和位線之間電荷轉移的影響，隨著該路徑電阻的增加，電荷轉移的速度會減慢。電阻還會削弱感測放大器檢測到的電壓差。電阻太小，單元就無法可靠讀取——存儲器無法工作：

DRAM 單元布局。ACT = 單元控制晶體管的有源區(qū)。DC = 直接接觸，位于位線和晶體管漏極之間。BL = 位線。WL = 字線

4F2不僅解決了這些問題，還帶來了更多驚喜。

4F2以最小特征尺寸 F 來描述存儲單元面積，類似于標準邏輯單元高度（例如“6T 單元”）的軌道度量。最小特征尺寸通常是線寬或空寬，在 DRAM 中則是字線或位線寬度。這是一種表示單元布局密度的簡單方法，也便于比較——4F2單元的尺寸僅為6F2單元的三分之二，理論上可在不縮小最小特征尺寸的情況下將密度提高 30%。需要注意的是，純粹的單元布局并非密度擴展的唯一限制因素，因此實際收益可能低于理想的 30%。

4F2是單個位單元的理論極限。回想一下，特征尺寸指的是線寬或間距（即半間距），因此線寬+間距圖案的間距為 2F，而不是 F，因此可能的最小單元尺寸是 4F2 ，而不僅僅是 F2 。因此，一旦實現(xiàn)了這種架構，水平擴展的唯一途徑就是擴展 F 本身——這正在迅速變得不切實際，甚至完全不可能。

4F 2單元的關鍵推動因素是垂直溝道晶體管。這很有必要，因為晶體管必須縮小尺寸才能放入單元中，而且兩個觸點（位線和電容）也必須適合這個尺寸，也就是一條垂直線。在這種規(guī)模下，有必要垂直構建晶體管而不是水平構建，將其尺寸縮小到大約 1F，大致與其上方的電容尺寸匹配，同時保持足夠的溝道長度以確保晶體管有效工作。當前的 DRAM 采用水平溝道和水平分離的源極/漏極。這是一種成熟且易于理解的架構。垂直溝道晶體管 (VCT) 依次堆疊了源極（連接到其下方的字線 (BL)）、溝道（被柵極和控制柵極的字線包圍）和漏極（連接到上方的電容）。制造過程中需要權衡利弊，有些步驟更容易，有些步驟更難，但總體而言，VCT 的制造難度更高。

6F 2中的單元接觸挑戰(zhàn)來自位線和存儲節(jié)點接觸處于同一水平面的擁塞（下圖中，存儲節(jié)點接觸表示為埋入式接觸的 BC）。

從側面看，很容易看出位線和觸點之間的間隙有多小：

與4F2布局中的垂直溝道晶體管 (VCT) 相比，埋入式位線擁有獨立的空間，不會干擾任何其他元件。電流路徑也短得多，直接從電容器向下，穿過垂直溝道，直達位線。在 6F2 中，路徑向下穿過“U”形溝道的底部，然后再返回，路徑更長，因此電阻也更高。

當然，實現(xiàn) 4F2 也面臨挑戰(zhàn)，否則它早就被采用了。埋入式位線和垂直溝道晶體管都具有高縱橫比，這對于蝕刻和沉積設備來說非常困難。直到幾年前，沉積設備還無法用位線所需的金屬（可能是釕或鈷）填充深溝槽。雖然 6F2 的單元布局減少了一些對準挑戰(zhàn)，但密度仍然更高，因此需要 EUV 圖案化。最后，當 6F2 仍然可擴展時，根本沒有理由冒險改變架構。

4F2 的開發(fā)中仍存在一些不確定因素，這些因素可能決定哪家晶圓廠能夠實現(xiàn)最低的單位成本和良好的良率，以及哪些設備供應商可能從中受益。對于存儲單元性能至關重要的柵極結構可能是雙柵極，甚至是全柵極。SK 海力士和其他公司仍在權衡。

還可以選擇“peri-under-cell”和“peri-on-cell”。傳統(tǒng)上，外圍電路會與晶圓正面的存儲單元相鄰，但為了提高整體密度，它會被移到單元陣列下方。“peri-under-cell”類似于背面邏輯電源，需要熔接第二片晶圓。控制晶體管在正面以陣列形式構建，然后鍵合支撐晶圓，翻轉晶圓，并構建外圍電路。之后，再次翻轉所有部分，添加存儲節(jié)點觸點和電容器本身。能夠獲得增量收益的工具供應商類似于BSPDN供應鏈——CMP、熔接、TSV蝕刻。

Peri-on-cell 只是將已完成的存儲節(jié)點陣列與外圍晶圓進行混合鍵合。雖然這提供了一定的工藝靈活性——制造外圍晶圓時無需擔心損壞陣列，反之亦然——但它需要遠低于 50nm 間距的混合鍵合。這比目前的領先技術低了一個數(shù)量級。盡管如此，海力士至少在研發(fā)中正在考慮這個問題，而且無論如何，其他應用都將推動混合鍵合機的發(fā)展。

最后，3D DRAM 正在同步開發(fā)中。目前的進展表明，在 3D 技術成熟之前， 4F2的幾個節(jié)點可能已經成熟。中國芯片制造商是這一領域的一個潛在顛覆者，因為他們有強烈的動力去開發(fā) 3D 技術，因為 3D 技術不依賴于先進的光刻技術。

臺積電 DRAM BEOL

由于SRAM位密度不再隨著新工藝節(jié)點的提升而提升，臺積電研發(fā)部門試圖重振eDRAM，以提高芯片緩存密度。嵌入式DRAM上一次亮相是在IBM基于GlobalFoundries 14nm工藝的z15處理器中。其主要創(chuàng)新之處在于，臺積電能夠在BEOL金屬層內制造整個存儲器陣列，并且DRAM晶體管和電容器的形成方案在BEOL工藝流程的400攝氏度極限范圍內。這釋放了前端晶體管和底層金屬層，用于功能邏輯塊。隨著現(xiàn)代處理器設計不斷提高SRAM與邏輯面積的比例，能夠在主動邏輯之上堆疊基于DRAM的最后一級緩存，將代表可擴展性和設計方面的突破。

然而，演示仍處于研發(fā)早期階段，下方可用的高級邏輯區(qū)域僅用于容納 DRAM 外圍邏輯（字線驅動器和感測放大器），以提高存儲密度。制造的 4Mbit 宏的位密度僅為 63.7 Mb/mm2，甚至不到現(xiàn)代高密度 6T SRAM 的兩倍。作為參考，美光最新的 1-gamma DRAM 的密度約為其 9 倍，但性能和可訪問性不足以用作片上緩存。

雖然臺積電沒有透露何時可以投入產品化，但它確實展示了該技術未來幾代的巨大潛力，它將從根本上改變芯片的設計方式。

非易失性動態(tài)隨機存取存儲器

美光公司的 NVDRAM（NV 代表非易失性）在2023 年 IEDM上首次亮相 18 個月后再次浮出水面。這是他們采用 4F2 架構、釕字線和 CMOS 底層陣列的鐵電 (HZO) DRAM 。如果你想用所有最新技術來制造一塊昂貴的內存，這可能是你最想嘗試的方法。

與上一篇論文相比，位單元尺寸顯著縮小了 27%，達到 41 納米，且性能絲毫未減。這使得密度達到近 0.6 Gb/mm2 ，遠高于目前任何商用大容量 DRAM。

理論上，NVDRAM 比傳統(tǒng) DRAM 略有優(yōu)勢，因為它無需耗費電力和時間執(zhí)行刷新周期。遺憾的是，每年節(jié)省的電費大約只有 1 美元。考慮到單個 DIMM 的價格在 300 美元以上，其終身節(jié)能效果遠不足以證明這款奇特產品的高昂價格是合理的。至少，在 Ru 字線、4F2、垂直通道晶體管和 CMOS 陣列方面的工作都適用于即將到來的 DRAM 節(jié)點。

二維材料

取代硅的門檻很高。任何替代材料不僅要生產出性能更好、密度更高的晶體管，還必須實用。硅晶圓是一種商品，可以很容易地在特定區(qū)域摻雜以形成晶體管溝道。

由于現(xiàn)有材料將在本世紀末逐漸失效，許多新的發(fā)展都集中在進一步縮小GAA架構的尺寸上。這將需要轉向新的“二維”材料——首先是過渡金屬二硫屬化物（TMD）單層，然后可能是碳納米管。

在垂直方向上，首個堆疊晶體管架構即將問世。我們將在介紹臺積電、英特爾和三星的最新進展時，更詳細地介紹這些構想。

二維溝道材料預計將成為 GAA 架構的下一個演進步驟之一。初期，GAA 工藝將使用硅 (Si) 溝道，與傳統(tǒng)的 FinFET 相同。然而，隨著硅溝道的接觸電阻和寄生電容在較小尺度下不斷增大，需要具有更優(yōu)異電氣性能的新材料來繼續(xù)微縮。這種轉變可能最早在 10A（1nm）節(jié)點（大約在 2030 年）就成為必要。

TMD單層材料，俗稱“二維材料”，因為其厚度只有幾個原子，早已被人們所知，具備所需的特性；隨著二維材料制造工藝向工業(yè)化方向發(fā)展，芯片制造商似乎已將目光聚焦在TMD上。不，它并非通常被認為是“圣杯”的碳納米管，而是用于N型金屬氧化物半導體（NMOS）的MoS2和用于P型金屬氧化物半導體（PMOS）器件的WSe2 。

這些材料只有幾個原子厚，制造起來當然極具挑戰(zhàn)性，人們正在競相尋找可靠的大規(guī)模生產方法。此前，我們詳細討論了材料生長與轉移的爭論，但似乎大家都傾向于選擇生長，因為轉移面臨著一些非常艱巨的挑戰(zhàn)。

臺積電展示了由單個納米片溝道制成的可工作的納米片場效應晶體管 (NSFET)。此外，臺積電還展示了構建兩個堆疊納米片的能力，但并未提及在這些納米片上構建任何可工作的晶體管。關鍵點在于，二維材料是通過化學氣相沉積 (CVD) 直接生長的，而不是像之前那樣需要額外的薄膜轉移步驟。

但是，二維材料目前還不具備工業(yè)規(guī)模應用的實用性。我們曾多次指出 ，晶圓上生長是其關鍵障礙。但如果芯片制造商或實驗室正在解決這個問題，他們卻對此保持沉默。

臺積電還展示了一種新穎的“c 形”接觸方案，這是一種降低接觸電阻的方法（較低的接觸電阻意味著更好的器件性能），因為接觸的“c”形圍繞通道，提供更大的接觸面積，從而降低電阻。

臺積電僅詳細介紹了一款 NMOS 器件，而英特爾則展示了帶有 TMD 溝道的 PMOS 和 NMOS 器件。此外，英特爾是在 300 毫米晶圓試產線上制造這些器件的，而非僅僅在實驗室規(guī)模。至少就所展示的研究而言，英特爾在二維材料領域遙遙領先于臺積電。然而，值得注意的是，這些只是簡單的平面晶體管，并未采用 GAA 架構，而且制造工藝也不符合幾年后 14A+ 節(jié)點所需的間距。

令人驚訝的是，三星對二維材料鮮有表態(tài)。三星代工業(yè)務總裁兼總經理崔博士提到了二維溝道材料擴展 GAA 擴展的可能性，但并未就此發(fā)表任何技術論文。盡管三星是 GAA 的“先行者”，但他們似乎正在讓其他人在二維材料領域探索發(fā)展。

奇怪的是，根據(jù) IEDM 上的演示，三星似乎仍未弄清楚他們想要采用 3 種不同類型的背面供電方案中的哪一種，而英特爾和臺積電顯然已經確定了他們的路線圖。

今年VLSI上，我們看到的關于其他創(chuàng)新的論文——英特爾改進了接觸形成，三星構建了具有二維溝道的CFET——令人印象深刻，但如果材料一開始就無法以經濟的方式生長，最終就會失敗。

英特爾演示了使用經 CMP 拋光的釕改進的二維晶體管源漏接觸。遺憾的是，該工藝仍然依賴于轉移而非二維材料的生長。

Forksheet

環(huán)柵技術已不再是邏輯領域的“下一個大趨勢”，而是正在向大規(guī)模量產邁進。Forksheet 和 CFET 已成為激動人心的下一代架構的標桿。Forksheet 是 GAA 的演進，通過在 CMOS 的 N 和 P 部分之間添加一層介電壁，使其更加緊密地連接在一起。

在傳統(tǒng)架構中，NMOS 和 PMOS 器件之間的間距受到寄生電容和閂鎖效應的限制。寄生電容的增加意味著芯片運行速度變慢，功耗增加。閂鎖效應是指晶體管的徹底失效，導致輸入電壓 Vdd 形成一條不受控制的直接接地路徑。目前已有一些技術可以減輕這些影響，其中最重要的是淺溝槽隔離。

Forksheet 是一種新的、理論上更先進的技術，遵循了同樣的思路。雖然 NMOS 和 PMOS 之間的材料一直是某種絕緣電介質，但 Forksheet 需要一層精細的超低 k 材料來實現(xiàn)更緊密的間距。這給制造工藝帶來了新的集成挑戰(zhàn)和額外的成本。

開發(fā)一種既能沉積納米級厚度的高質量薄膜，又能承受后續(xù)晶體管其余部分形成過程中的工藝處理的材料并非易事。蝕刻或沉積過程中等離子體引起的損傷是一個特別值得關注的問題。大多數(shù)論文并未在此詳細介紹其材料解決方案，但可以肯定的是，傳統(tǒng)上在超低k電介質領域處于領先地位的AMAT公司正在發(fā)揮重要作用。

名義上，F(xiàn)orksheet 的柵極控制也比環(huán)繞柵極更差。這是因為柵極僅環(huán)繞晶體管溝道的三條邊，第四條邊緊貼 Forksheet 的壁。它本質上是一個側向的 finFET。與 GAA 相比，密度的提升和更差的靜電控制并非良策。有一些解決方法：1）稍微蝕刻 Forksheet 的壁，留出空間讓柵極材料包裹溝道的第四條邊，但會犧牲一些微縮優(yōu)勢；2）添加額外的納米片以改善靜電控制，但這會增加成本和集成復雜性。

臺積電、IBM 和 IMEC 都廣泛討論了 forksheet。對于 IBM 和 IMEC 來說，這在商業(yè)上意義有限。對于臺積電來說，愿意進行詳細討論甚至可能預示著真正采用 forksheet。目前，在 14 個埃系列中，尚未有任何公開宣布的節(jié)點使用 forksheet。

CFET 時間線

即便如此，forksheet 的潛在繼任者也已在討論中。CFET 已經流行了幾年，我們之前也介紹過它的基本內容：

第一步自然是堆疊 1 個 NMOS 晶體管和 1 個 PMOS 晶體管，因為它們可以連接在一起形成反相器（或稱非門），這是數(shù)字電路的基本組成部分。更復雜的標準單元也很難生產。臺積電發(fā)布了一個關于該概念的精彩圖解，以及一張展示實物的透射電子顯微鏡 (TEM) 圖像合成圖。

2023年，該領域的大部分成果都由大學實驗室展示。進入去年，所有主要邏輯器件廠商（包括IMEC）都展示了由其內部研發(fā)機構主導的成果，這無疑朝著商業(yè)化邁出了一步。3D堆疊技術有望在10A節(jié)點左右（即2030年左右）推出。

總體而言，這四種方法在架構決策和制造方案方面似乎正在趨同。

此比較中需要注意的是，英特爾的論文重點關注的是CFET+背面供電和接觸的集成，而非僅僅關注微縮。2021年，英特爾展示了一款柵極間距為55納米、柵極長度為19納米的CFET。

英特爾的集成方案尤其引人注目，值得一提，因為它不僅展示了CFET，還展示了NMOS的背面接觸式供電，以及PMOS的PowerVia背面供電。CFET的供電問題變得異常棘手。

18A 制程介紹

最精彩的論文是英特爾的18A演示。這是首次詳細公開展示真正意義上的大批量背面電源工藝。

英特爾聲稱，相對于Intel 3代基線，18A工藝的SRAM尺寸縮小了30%。從FinFET到GAA的轉換，預計會帶來類似的一次性巨大優(yōu)勢。單元圖清晰地展示了用單層寬帶取代兩層鰭片后實現(xiàn)的尺寸縮小：

該工藝預計將于 2025 年下半年投入量產。該節(jié)點將 Gate-All-Around 晶體管與 PowerVia 背面供電網絡相結合，形成了一種全新的金屬堆疊架構。通過將電源布線到芯片背面，英特爾能夠縮小關鍵層的互連間距，同時放松頂層的間距，從而提高良率并簡化制造流程。在 Arm 核心子模塊的標準化功率、性能和面積測試中，英特爾 18A 在相同功耗下的性能比英特爾 3 提高了約 15%。在 1.1 伏特下工作時，時鐘速度可提高高達 25%，而不會產生額外的能源成本，而在 0.75 伏特左右下，性能可提高 18%，功耗可降低近 40%。

該工藝的底層顯著降低了單元高度：性能調優(yōu)后的單元高度為 180 納米，而高密度設計的高度為 160 納米，兩者均小于前代產品。正面金屬層數(shù)從英特爾 3 的 12 至 19 層減少到英特爾 18A 的 11 至 16 層，并增加了三個背面金屬層以支持 PowerVia。M1 至 M10 層的間距已從高達 60 納米縮小至 32 納米，之后在上層再次放寬。M0 至 M4 層采用低數(shù)值孔徑 EUV 曝光技術，將所需光罩數(shù)量減少了 44%，并簡化了制造流程。英特爾計劃在其低功耗“Panther Lake”計算芯片組和僅采用效率核心的 Clearwater Forest Xeon 7 系列中首次推出 18A 工藝。成本優(yōu)化的 17 層變體、平衡的 21 層選項以及注重性能的 22 層配置將滿足不同的細分市場。

比較高密度 (HD) 單元面積，18A 與臺積電 N5 和 N3E 相當，均為 0.0210 μm2。N2也應該會從 finFET 到 GAA 的轉換中獲得至少一些好處，但其聲稱的 22% SRAM 微縮（相對于 N3E）的大部分可能來自外圍，而非位單元本身。總體而言，18A 的密度可能略低于 N3P，比 N2 低近 30%。

數(shù)字孿生：從原子到晶圓廠

半導體設計和制造正變得越來越復雜，這不僅增加了開發(fā)成本，還延長了設計周期。數(shù)字孿生技術能夠在加速的虛擬環(huán)境中進行設計探索和優(yōu)化。借助數(shù)字孿生技術，工程師可以在任何硅片進入晶圓廠之前確保設計能夠正常工作。

數(shù)字孿生涵蓋了整個半導體設計范圍：

• 原子級：模擬晶體管接觸和柵極材料工程中原子之間的量子和牛頓相互作用

• 晶圓級：優(yōu)化虛擬硅片中的工具室和工藝配方，以提高產量和性能

• 晶圓廠級別：通過協(xié)調整個設備的維護和管理，最大限度地提高晶圓廠的生產力

在原子模擬方面，新思科技概述了其QuantumATK套件，該套件用于材料工程中的晶體管觸點和柵極氧化物堆疊設計，這些設計對器件性能至關重要。傳統(tǒng)的密度泛函理論 (DFT) 建模原子間的量子效應最精確，但計算成本高昂；而傳統(tǒng)的牛頓原子相互作用的力場模擬速度快，但精度有限。GPU 加速的 DFT-NEGF（非平衡格林函數(shù)）僅使用 4 倍 A100 即可實現(xiàn) 9.3 倍加速（相對于 CPU）；而使用矩張量勢的機器學習力場模擬則展現(xiàn)了接近 DFT 的精度，計算成本為 17 分鐘，而傳統(tǒng) DFT 則需要 12 天。

這些原子模型對于理解不同材料層界面處發(fā)生的電相互作用至關重要。在接觸工程中，MLFF 用于生成晶體硅和非晶硅化物之間的接觸界面，模擬邊界發(fā)生硅化作用的相互擴散深度。然后使用 DFT-NEGF 計算界面上的接觸電阻和電流-電壓曲線。對于柵極氧化層設計，使用 MLFF 構建復雜的多層功函數(shù)金屬疊層，并進行模擬以檢查其結構和化學成分。然后可以引入偶極子摻雜物并使用 DFT 進行優(yōu)化，DFT 還可以進行靜電分析以計算關鍵參數(shù)，例如有效功函數(shù)、肖特基勢壘高度和等效氧化層厚度。隨著我們逐步推進“全環(huán)繞柵極”設計方案，這些原子模擬在選擇合適的材料方面將變得更加重要。

關于利用虛擬硅片進行晶圓級優(yōu)化，Lam Research 展示了其Coventor SEMulator3D軟件的研究成果。隨著晶體管幾何結構從平面到 FinFET 再到 GAA 的復雜性不斷提升，可能的工藝配方組合數(shù)量也呈指數(shù)級增長，他們將其稱之為“拉姆定律”。虛擬晶圓制造采用經過優(yōu)化參數(shù)的訓練模型進行工藝仿真，使工程師能夠拓寬工藝窗口、提高良率，同時減少驗證變更所需的物理測試晶圓周期數(shù)。Lam Research 還將其沉積和蝕刻工具構建為數(shù)字孿生，利用等離子體流模擬構建虛擬腔室，以幫助預測配方，同時優(yōu)化腔室設計以確保整個晶圓的均勻性。

這些模擬工具已用于工藝窗口研究，以選擇具有最寬工藝窗口的背面接觸方案，同時研究每種方案如何影響納米片晶體管的應力和應變。高深寬比刻蝕方案還使用虛擬環(huán)境來預測給定輸入掩模圖案的工具輸出刻蝕輪廓。將這些刻蝕輪廓與目標輸出輪廓進行比較，并給定一個距離，然后通過在數(shù)字孿生中進行進一步測試來最小化該距離。

在晶圓廠層面，Lam 還介紹了實現(xiàn)“無人值守”晶圓廠所需的工作。“無人值守”晶圓廠無需人工干預，因此可以隨時關閉燈光。設備群需要以近乎實時的速度在虛擬孿生中進行協(xié)調，以協(xié)調設備停機時間并最大限度地提高晶圓廠的生產力。設備本身需要具備預測性維護的“自我意識”，使用內置的計量工具來檢測設備在其整個生命周期內的校準和工藝漂移。對于“無人值守”晶圓廠，每臺設備的目標應該是至少一年不間斷運行，無需人工干預，故障后自動恢復，并能夠自行請求維護。

設備維護將通過機器人零件配送以及耗材和易損件的安裝實現(xiàn)自動化，設備的設計也將圍繞機器人維護進行。雖然Lam提出了2035-2040年的概念性目標，但無人值守晶圓廠面臨的主要障礙在于不同供應商設備之間的數(shù)據(jù)和連接，以及維護流程的標準化。

https://semianalysis.com/2025/07/21/vlsi2025/#digital-twins-from-atoms-to-fabs

*免責聲明：本文由作者原創(chuàng)。文章內容系作者個人觀點，半導體行業(yè)觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業(yè)觀察對該觀點贊同或支持，如果有任何異議，歡迎聯(lián)系半導體行業(yè)觀察。

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